JPH05273961A - ビットマップメモリ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】ビットパターンをメモリに展開するときの処理
のより高速化を図る。 【構成】ラスターメモリ１４に書込むべきビットパター
ンデータ、その書込みアドレス及び書込み信号を発生す
るＣＰＵ１１と、書込み信号をカウントするカウンタ１
６を備え、このカウンタが文字幅レジスタ２０に設定さ
れた値をカウントすると一致検出信号を出力する比較器
２１と、ＣＰＵからラスターメモリへのデータを所定量
シフトするバレルシフタ１３と、ＣＰＵからバレルシフ
タへのデータ転送を制御するゲート回路１２と、このゲ
ート回路のゲートを一致検出信号に応動して所定の遅延
タイミングで閉塞するパルス発生器１７と、このパルス
発生器によるゲートの閉塞制御に同期してＣＰＵからラ
スターメモリへの書込みアドレスに設定値を加算する加
算器１５を設けている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばページプリンタ
やビットマップディスプレイ等において、文字のビット
パターンをビットマップメモリに展開する制御を行うビ
ットマップメモリ制御装置に関する。

【０００２】

【従来の技術】ビットマップメモリ制御装置がビットパ
ターンを展開するビットマップメモリとしてはラスタ−
メモリ構成のものやカラムメモリ構成のものがある。、
例えば図５はラスタ−メモリ構成のものを示し、このラ
スタ−メモリは１バイトを横８ドットに割当て、横２５
６０ドット（３２０バイト）、縦１２８ドットとし、ア
ドレスを縦方向に連続して配置している。なお、アドレ
スは横方向に連続して配置されるものであってもよい。

【０００３】これに対してラスターメモリに描画される
べき文字ビットパターンデータは、図４の(a) に示すよ
うに、縦１６ドット、横２４ドット（３バイト）で例え
ばＲＯＭ等に納められ、この文字ビットパターンが横ス
キャンされて読み出され、さらに別のメモリ領域に図４
の(b) に示すように、１バイトずつ縦に並べて格納され
る。そしてラスターメモリに描画するときには図４の
(b) に示すデータが図５に示すラスターメモリに展開さ
れることになる。

【０００４】そして文字パターンデータをラスターメモ
リに展開する場合、文字パターンデータは必ずしもラス
ターメモリの１バイトの境界に一致して乗るとは限らず
ずれる場合がある。このような場合に対処できるように
するため、文字パターンデータをラスターメモリに展開
する場合に図６に示すようにずらす必要がある。なお、
図６は４ビット右にシフトしたデータをラスターメモリ
に展開した状態を示している。

【０００５】このようなデータ展開を行うにはラスター
メモリに対するデータの書込み時にビットシフトする必
要がある。

【０００６】従来、このようなビットシフトを行う場合
にそれをソフトウエアで行うものが知られている。すな
わち図４の(b) に示す文字パターンデータの各バイト
「０」「１」「２」「３」…を順次読出してラスターメ
モリに書込む場合には、 ａ文字パターンデータ「０」を読取る。

【０００７】ｂ右に４ビットシフトする。このとき発生
するキャリー（文字パターンデータの右側４ビットのデ
ータ）を保存する。

【０００８】ｃラスターメモリの０番地（図６の「０」
の部分）に書込む。

【０００９】ｄ文字パターンデータ「１」を読取る。

【００１０】ｅ右に４ビットシフトする。このとき発生
するキャリーを保存する。

【００１１】ｆ上記ｂで保存したキャリーを加算する。

【００１２】ｇラスターメモリの８０番地に書込む。

【００１３】ｈ文字パターンデータ「２」を読取る。

【００１４】ｉ右に４ビットシフトする。このとき発生
するキャリーを保存する。

【００１５】ｊ上記ｅで保存したキャリーを加算する。

【００１６】ｋラスターメモリの１００番地に書込む。

【００１７】ｌ文字パターンデータ「３」を読取る。

【００１８】ｍ右に４ビットシフトする。このとき発生
するキャリーを保存する。

【００１９】ｎ上記ｉで保存したキャリーを加算する。

【００２０】ｏラスターメモリの１番地に書込む。

【００２１】……という処理を行う。

【００２２】しかしこのように処理をすべてソフトウエ
アで行ったのでは高速処理ができないため高速処理が要
求される高速なページプリンタには適用できない問題が
あった。

【００２３】このような問題を解決するものとして図７
に示すものが知られている。これはバレルシフタ１を設
け、このバレルシフタ１に予めシフト量を設定すること
により文字パターンデータをラスターメモリ２に書込む
ときにバレルシフタ１を通すことによってデータのシフ
トを行うとともに内部のレジスタにキャリーの保存を行
うというものである。

【００２４】このようなバレルシフタを使用することに
よってソフトウエアによる処理が、 ａ文字パターンデータ「０」を読取る。

【００２５】ｂバレルシフタ１を通してラスターメモリ
の０番地に書込む。

【００２６】ｃ文字パターンデータ「１」を読取る。

【００２７】ｄバレルシフタ１を通してラスターメモリ
の８０番地に書込む。

【００２８】ｅ文字パターンデータ「２」を読取る。

【００２９】ｆバレルシフタ１を通してラスターメモリ
の１００番地に書込む。

【００３０】ｇラスターメモリの１８０番地に０を書込
む。

【００３１】ｈ文字パターンデータ「３」を読取る。

【００３２】ｉバレルシフタ１を通してラスターメモリ
の１番地に書込む。

【００３３】……となり、簡略化され、高速処理が可能
となる。

【００３４】例えば文字パターンデータ「０」が各４ビ
ットのデータａ1 ，ａ2 、「１」が各４ビットのデータ
ｂ1 ，ｂ2 、「２」が各４ビットのデータｃ1 ，ｃ2 か
らなるものとすると、バレルシフタ１への入力データは
図８の(a) に示すようにａ1，ａ2 、ｂ1 ，ｂ2 、ｃ1
，ｃ2 及び０となり、またバレルシフタ１から出力さ
れるデータは図８の(b) に示すように０，ａ1 、ａ2 ，
ｂ1 、ｂ2 ，ｃ1 、ｃ2，０となる。

【００３５】すなわち入力データａ1 ，ａ2 が４ビット
シフトされ上位４ビットに０が挿入されデータ０，ａ1
が出力される。このときキャリーアウトしたデータａ2
は内部のレジスタに残る。

【００３６】次に入力データｂ1 ，ｂ2 が４ビットシフ
トされ上位４ビットに０が挿入された後、前回キャリア
ウトされたデータａ2 との論理和が取られてデータａ2
，ｂ1 が出力される。このときキャリーアウトしたデ
ータｂ2 は内部のレジスタに残る。

【００３７】次に入力データｃ1 ，ｃ2 が４ビットシフ
トされ上位４ビットに０が挿入された後、前回キャリア
ウトされたｂ2 との論理和が取られてデータｂ2 ，ｃ1
が出力される。このときキャリーアウトしたｃ2 は内部
のレジスタに残る。

【００３８】そして最後にレジスタ内に残ったキャリー
を出力させるために入力データ０がバレルシフタ１に入
力され、前回キャリアウトされたｃ2 との論理和が取ら
れてデータｃ2 ，０が出力される。そしてバレルシフタ
１の内部がクリアされ、次のドット行の処理に移行す
る。

【００３９】

【発明が解決しようとする課題】しかし従来のバレルシ
フタを使用したものでは、文字の右端でバレルシフタに
キャリーデータとして残っている、すなわちデータｃ2
を出力するためにソフトウエアによってバレルシフタに
０を書込む処理を行わなければならず、文字や図形等の
ビットパターンをビットマップメモリに展開する場合に
十分な高速化を図ることができなかった。

【００４０】そこで本発明は、ビットパターンをビット
マップメモリに展開するときの処理のより高速化を図る
ことができるビットマップメモリ制御装置を提供しよう
とするものである。

【００４１】

【課題を解決するための手段】請求項１対応の発明は、
文字や図形等のビットパターンをビットマップメモリに
展開するビットマップメモリ制御装置において、ビット
マップメモリに書込むべきビットパターンデータ、その
書込みアドレス及び書込み動作を行わせる書込み信号を
発生するデータ発生手段と、このデータ発生手段から発
生する書込み信号をカウントするカウンタを備え、この
カウンタが予め設定された所定値をカウントする毎に一
致検出信号を出力する一致検出手段と、データ発生手段
からビットマップメモリへのビットパターンデータを予
め設定された所定量シフトするバレルシフタと、データ
発生手段からバレルシフタへのビットパターンデータの
転送を制御するゲート回路と、このゲート回路のゲート
を一致検出手段からの一致検出信号に応動して所定の遅
延タイミングを持って閉塞するゲート制御手段と、この
ゲート制御手段によるゲートの閉塞制御に同期してデー
タ発生手段からビットマップメモリへの書込みアドレス
に予め設定された値を加算する加算手段を設けたもので
ある。

【００４２】請求項２対応の発明は、さらに一致検出手
段からの一致検出信号に応動してデータ発生手段にその
データ発生手段からの書込み信号の時間幅を長くするウ
エイト要求を供給するウエイト要求発生手段を設けたも
のである。

【００４３】

【作用】このような構成の本発明においては、データ発
生手段から発生するビットパターンデータはゲート回路
を介してバレルシフタに供給され、そのバレルシフタで
所定量シフトされた後ビットマップメモリに書込まれ
る。このときデータ発生手段からは書込みアドレス及び
書込み信号が発生する。そして書込み信号はカウンタに
よりカウントされる。そしてカウンタが所定値をカウン
トすると一致検出信号が出力され、その一致検出信号に
応動してゲート回路のゲートが閉塞される。これにより
バレルシフタにはデータ０が自動的に供給される。また
このとき加算手段によりデータ発生手段からの書込みア
ドレスに設定値が加算されて書込みアドレスの更新が行
われる。こうしてバレルシフタに残っているキャリーデ
ータがビットマップメモリに書込まれる。

【００４４】さらに一致検出手段からの一致検出信号に
応動してデータ発生手段に書込み信号の時間幅を長くす
るウエイト要求が供給され、これによりデータ発生手段
は出力する書込み信号の時間幅を長くし、このときのメ
モリアクセスに余裕を持たせる。

【００４５】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００４６】図１において１１はデータ発生手段として
のＣＰＵ（中央処理装置）で、このＣＰＵ１１からは文
字、図形等の８ビットのビットパターンデータが発生
し、８個の２入力アンドゲートからなるゲート回路１２
を介してバレルシフタ１３に供給されている。すなわち
ビットパターンデータは前記ゲート回路１２の各アンド
ゲートの一方の入力端子に入力されるようになってい
る。

【００４７】前記バレルシフタ１３には予めシフト量設
定データによってシフト量が設定され、前記ゲート回路
１２を介して入力されるビットパターンデータを設定さ
れたシフト量だけシフトし、そのシフトデータを内部レ
ジスタに収納されているキャリーデータと論理和をとっ
て出力データとし、その出力データをビットマップメモ
リとしてのラスターメモリ１４に供給するようになって
いる。またこのときビットパターンデータのシフトによ
りキャリ−アウトされるデータをキャリーデータとして
前記内部レジスタに格納するようになっている。なお、
内部レジスタは常に新しいキャリーデータにより書き替
えられるようになっている。

【００４８】また前記ＣＰＵ１１からはビットパターン
データを前記ラスターメモリ１４に書込むときの書込み
アドレス及び前記ラスターメモリ１４へのビットパター
ンデータの書込みを行わせる書込み信号が発生し、書込
みアドレスは加算手段としての加算器１５のＡ入力端子
に供給され、書込み信号はカウンタ１６、ゲート制御手
段としてのパルス発生器１７及びウエイト要求発生手段
としてのメモリウエイト信号発生機１８にそれぞれ供給
されるとともにオアゲート１９を介してライトストロー
ブ信号ＭＷＳとして前記ラスターメモリ１４に供給され
ている。

【００４９】前記カウンタ１６は文字幅レジスタ２０、
比較器２１とともに一致検出手段を構成するもので、前
記書込み信号をカウントするようになっている。前記文
字幅レジスタ２０には文字幅に応じた数値がセットさ
れ、前記比較器２１は前記カウンタ１６のカウント値が
前記文字幅レジスタ２０にセットされた値になったとき
一致を検出して一致検出信号Ｓ1 を出力するようになっ
ている。この一致検出信号Ｓ1 は前記パルス発生器１７
及びメモリウエイト信号発生機１８にそれぞれ供給され
るとともに前記カウンタ１６にクリア信号として供給さ
れるようになっている。

【００５０】前記パルス発生器１７は前記比較器２１か
ら一致検出信号Ｓ1 が入力されないときには一方の出力
端子からの出力Ｐ1 のレベルをローレベルに保持すると
ともに他方の出力端子からの出力Ｐ2 をハイレベルに保
持し、一致検出信号Ｓ1 が入力されると所定の遅延タイ
ミングを持って出力Ｐ1 のレベルを一定時間ハイレベル
にするとともに出力Ｐ2 のレベルを一定時間ローレベル
にするようになっている。

【００５１】前記メモリウエイト信号発生機１８は前記
比較器２１から一致検出信号Ｓ1 が入力されると、ハイ
レベルなウエイト要求信号ＷＡＩＴを前記ＣＰＵ１１に
供給するようになっている。

【００５２】前記ＣＰＵ１１はウエイト要求信号ＷＡＩ
Ｔを取込むとそのとき発生する書込み信号の時間幅を長
くする制御を行うようになっている。

【００５３】前記パルス発生器１７からの出力Ｐ1 は前
記オアゲート１９を介して前記ラスターメモリ１４にラ
イトストローブ信号ＭＷＳとして供給され、また出力Ｐ
2 は前記ゲート回路１２の各アンドゲートの他方の入力
端子にそれぞれ供給されるとともにインバータ２２を介
して前記加算器１５のＢ入力端子のビット７端子に供給
されている。前記加算器１５のＢ入力端子のビット６〜
０端子及びビット１５〜８端子はローレベルに固定され
ている。

【００５４】前記ＣＰＵ１１はまた前記ラスターメモリ
１４に描画されたビットパターンデータを読出して例え
ばページプリンタの出力部に出力するときには読出しパ
ルスをバッファ２３に供給して読出し時のデータバスを
形成して行うようになっている。

【００５５】このような構成の実施例装置においては、
例えば図４の(a) に示すような横３バイトのビットパタ
ーンデータを図５に示すようなラスターメモリ１４に対
して図６に示すように４ビットシフトさせて描画させる
ときには、文字幅レジスタ２０に数値「３」を設定し、
またバレルシフタ１３にはシフト量として４ビットを設
定する。

【００５６】この状態でＣＰＵ１１からビットパターン
データが１バイトずつ出力され、これに対応して書込み
アドレス及び書込み信号が発生する。カウンタ１６は書
込み信号をカウンタする毎にカウント値を１，２，…と
変化させる。

【００５７】まずＣＰＵ１１から出力されるビットパタ
ーンデータの最初の２バイトについてはカウンタ１６の
カウント値が「１」「２」と変化し、文字幅レジスタ２
０の数値「３」と一致しないので、このときにはパルス
発生器１７からの出力Ｐ1 はローレベル、出力Ｐ2 はハ
イレベルとなっている。

【００５８】従ってＣＰＵ１１から出力されるビットパ
ターンデータはゲート回路１２を通過してバレルシフタ
１３に供給される。そしてバレルシフタ１３でビットパ
ターンデータが４ビット右にシフトされ、かつ内部レジ
スタの内容との論理和が取られてラスターメモリ１４に
供給される。最初は内部レジスタの内容は０である。ま
たこのときシフトによってキャリーアウトしたデータが
キャリーデータとして内部レジスタに格納される。

【００５９】例えば最初の入力データがａ1 ，ａ2 であ
ればシフトされて０，ａ1 となり、キャリーアウトした
データａ2 が内部レジスタに格納される。またパルス発
生器１７からの出力Ｐ2 がハイレベルとなっているので
インバータ２２を介して加算器１５のＢ入力端子のビッ
ト７端子に入力される信号はローレベルとなる。従って
Ｂ入力端子の各ビット端子に入力される信号はすべてロ
ーレベルであり、加算器１５は出力端子ＹからはＡ入力
端子に入力されたデータをそのまま出力する。すなわち
ＣＰＵ１１から出力される書込みアドレスがそのままラ
スターメモリ１４に供給されることになる。こうしてラ
スターメモリ１４のアドレス０に書込み信号に応動して
ビットパターンデータ０，ａ1 が書込まれることにな
る。

【００６０】次の入力データがｂ1 ，ｂ2 であればシフ
トされて０，ｂ1 となり、これと前回キャリーアウトし
たデータａ2 との論理和が取られてデータａ2 ，ｂ1 と
なってラスターメモリ１４に供給される。また今回キャ
リーアウトしたデータｂ2 が内部レジスタに格納され
る。またこのときも加算器１５のＢ入力端子のビット７
端子に入力される信号はローレベルとなっているので、
ＣＰＵ１１から出力される書込みアドレスがそのままラ
スターメモリ１４に供給される。こうしてラスターメモ
リ１４のアドレス８０に書込み信号に応動してビットパ
ターンデータａ2，ｂ1 が書込まれることになる。

【００６１】以上の制御をタイミング図で示せば図２に
示すようになる。

【００６２】次に３バイト目のデータｃ1 ，ｃ2 が出力
されると、このとき出力される書込み信号をカウントし
てカウンタ１６のカウント値は「３」となる。これによ
り比較器２１がカウンタ１６のカウント値と文字幅レジ
スタ２０の値の一致を検出して一致検出信号を出力す
る。

【００６３】この一致検出信号によりカウンタ１６はク
リアされ、またメモリウエイト信号発生機１８は図３の
(f) に示すようにウエイト要求信号を発生してＣＰＵ１
１に供給する。これによりＣＰＵ１１は図３の(e) に示
すように書込み信号の時間幅を、図２の(d) に示す一致
前の書込み信号の時間幅よりも十分に長くする。

【００６４】パルス発生器１７は一致検出信号が入力さ
れても出力Ｐ1 のローレベル状態及び出力Ｐ2 のハイレ
ベル状態を所定時間保持しており、この間にバレルシフ
タ１３は入力データｃ1 ，ｃ2 をシフトし、かつ前回キ
ャリーアウトしたデータｂ2との論理和を取ってデータ
ｂ2 ，ｃ1 としてラスターメモリ１４に供給する。また
今回キャリーアウトしたデータｃ2 が内部レジスタに格
納される。この時点でも加算器１５のＢ入力端子のビッ
ト７端子に入力される信号はローレベルとなっているの
で、ＣＰＵ１１から出力される書込みアドレスがそのま
まラスターメモリ１４に供給される。こうしてラスター
メモリ１４のアドレス１００に書込み信号に応動してビ
ットパターンデータｂ2 ，ｃ1 が書込まれることにな
る。

【００６５】そして所定の遅延時間が経過するとパルス
発生器１７は出力Ｐ1 を一定時間ハイレベル状態及び出
力Ｐ2 をローレベル状態にする。パルス発生器１７から
の出力Ｐ2 がローレベルになるとゲート回路１２のゲー
トが閉塞される。これによりゲート回路１２からバレル
シフタ１３に対してデータ０が供給される。これにより
バレルシフタ１３はデータ０と内部レジスタに格納され
ているキャリーデータｃ2 との論理和を取ってデータｃ
2 ，０をラスターメモリ１４に出力する。

【００６６】また出力Ｐ2 がローレベルになることによ
りインバータ２２の出力がハイレベルとなり、これによ
り加算器１５のＢ入力端子のビット７端子に入力される
信号がハイレベルとなるため、加算器１５はＡ入力端子
に入力されているアドレス１００にＢ入力端子からの入
力８０を加算して１８０という書込みアドレスを出力端
子Ｙからラスターメモリ１４に供給する。

【００６７】そしてパルス発生器１７からの出力Ｐ1 が
ローレベルに戻ると、このときＣＰＵ１１からの書込み
信号は時間幅が長くなってローレベル状態を保持してい
るのでオアゲート１９からはあたかも新たな書込み信号
が発生したかのようにライトストローブ信号が発生して
ラスターメモリ１４に供給される。

【００６８】こうしてラスターメモリ１４のアドレス１
８０にビットパターンデータｃ2 ，０が書込まれること
になる。

【００６９】以上の制御をタイミング図で示せば図３に
示すようになる。

【００７０】このような制御を行うことにより文字の右
端、すなわち３バイト目でバレルシフタ１３にキャリー
データとして残っているデータｃ2 を出力させるために
必要なデータ０の供給をソフトウエアに頼ること無く、
ハードウェアによって自動的にできることになり、処理
のより高速化を図ることができる。

【００７１】こうして処理を繰り返して文字や図形等の
ビットパターンをビットマップメモリに展開すれば、ビ
ットパターンをビットマップメモリに描画するときの十
分な高速化を図ることができ、従って高速化が要求され
るページプリンタにも十分に対処することができる。

【００７２】なお、前記実施例ではデータ発生手段とし
てＣＰＵを使用したが必ずしもこれに限定されるもので
はなく、ＣＰＵを介さないデータのブロック転送やＤＭ
Ａ（ダイレクト・メモリ・アクセス）転送にも適用でき
るものである。

【００７３】また前記実施例ではビットマップメモリと
して横方向に１バイトを使うラスターメモリを使用した
ものについて述べたが必ずしもこれに限定されるもので
はなく、縦方向に１バイトを使うカラムメモリを使用し
たものであってもよい。

【００７４】また前記実施例では加算手段として加算器
を使用したものについて述べたが必ずしもこれに限定さ
れるものではなく、加算手段をカウンタで構成したもの
であってもよい。

【００７５】

【発明の効果】以上詳述したように本発明によれば、ビ
ットパターンをビットマップメモリに展開するときの処
理のより高速化を図ることができるビットマップメモリ
制御装置を提供できるものである。

【図面の簡単な説明】

【図１】本発明の実施例を示す回路ブロック図。

【図２】同実施例におけるビットパターンデータの１バ
イト目と２バイト目の描画処理時の各部の動作タイミン
グを示すタイミング図。

【図３】同実施例におけるビットパターンデータの３バ
イト目の描画処理時の各部の動作タイミングを示すタイ
ミング図。

【図４】文字ビットパターンのメモリ格納例を示す図。

【図５】ラスターメモリのアドレス構成を示す図。

【図６】ラスターメモリに対するビットパターンの展開
例を示す図。

【図７】従来例を示す回路ブロック図。

【図８】同従来例におけるバレルシフタの動作を説明す
るための図。

【符号の説明】

１１…ＣＰＵ（データ発生手段）、１２…ゲート回路、
１３…バレルシフタ、１４…ラスターメモリ（ビットマ
ップメモリ）、１５…加算器、１６…カウンタ、１７…
パルス発生器（ゲート制御手段）、１８…メモリウエイ
ト信号発生機、２０…文字幅レジスタ、２１…比較器。

【手続補正書】

【提出日】平成５年４月１３日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】これに対してラスターメモリに描画される
べき文字ビットパターンデータは、図４の(a) に示すよ
うに、縦１６ドット、横２４ドット（３バイト）で例え
ばＲＯＭ等に納められる。なお、図４の(a) を格納され
ているアドレス順に上から並べると図４の(b) に示すよ
うになる。そしてラスターメモリに描画するときには図
４の(b) に示すデータが図５に示すラスターメモリに展
開されることになる。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】ｋラスターメモリの１００番地に書込む。
ｉで発生したキャリーを１８０番地に書き込む。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１９

【補正方法】削除

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００５６

【補正方法】変更

【補正内容】

【００５６】この状態でＣＰＵ１１からビットパターン
データが１バイトずつ出力され、これに対応して書込み
アドレス及び書込み信号が発生する。カウンタ１６は書
込み信号をカウントする毎にカウント値を１，２，…と
変化させる。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 文字や図形等のビットパターンをビット
   マップメモリに展開するビットマップメモリ制御装置に
   おいて、前記ビットマップメモリに書込むべきビットパ
   ターンデータ、その書込みアドレス及び書込み動作を行
   わせる書込み信号を発生するデータ発生手段と、このデ
   ータ発生手段から発生する書込み信号をカウントするカ
   ウンタを備え、このカウンタが予め設定された所定値を
   カウントする毎に一致検出信号を出力する一致検出手段
   と、前記データ発生手段から前記ビットマップメモリへ
   のビットパターンデータを予め設定された所定量シフト
   するバレルシフタと、前記データ発生手段から前記バレ
   ルシフタへのビットパターンデータの転送を制御するゲ
   ート回路と、このゲート回路のゲートを前記一致検出手
   段からの一致検出信号に応動して所定の遅延タイミング
   を持って閉塞するゲート制御手段と、このゲート制御手
   段によるゲートの閉塞制御に同期して前記データ発生手
   段から前記ビットマップメモリへの書込みアドレスに予
   め設定された値を加算する加算手段を設けたことを特徴
   とするビットマップメモリ制御装置。
2. 【請求項２】 文字や図形等のビットパターンをビット
   マップメモリに展開するビットマップメモリ制御装置に
   おいて、前記ビットマップメモリに書込むべきビットパ
   ターンデータ、その書込みアドレス及び書込み動作を行
   わせる書込み信号を発生するデータ発生手段と、このデ
   ータ発生手段から発生する書込み信号をカウントするカ
   ウンタを備え、このカウンタが予め設定された所定値を
   カウントする毎に一致検出信号を出力する一致検出手段
   と、前記データ発生手段から前記ビットマップメモリへ
   のビットパターンデータを予め設定された所定量シフト
   するバレルシフタと、前記データ発生手段から前記バレ
   ルシフタへのビットパターンデータの転送を制御するゲ
   ート回路と、このゲート回路のゲートを前記一致検出手
   段からの一致検出信号に応動して所定の遅延タイミング
   を持って閉塞するゲート制御手段と、このゲート制御手
   段によるゲートの閉塞制御に同期して前記データ発生手
   段から前記ビットマップメモリへの書込みアドレスに予
   め設定された値を加算する加算手段と、前記一致検出手
   段からの一致検出信号に応動して前記データ発生手段に
   そのデータ発生手段からの書込み信号の時間幅を長くす
   るウエイト要求を供給するウエイト要求発生手段を設
   け、前記データ発生手段は前記ウエイト要求発生手段か
   らのウエイト要求に基づいて書込み信号の時間幅を長く
   することを特徴とするビットマップメモリ制御装置。