JPH05268385A - トーン生成制御回路 - Google Patents
トーン生成制御回路Info
- Publication number
- JPH05268385A JPH05268385A JP9236592A JP9236592A JPH05268385A JP H05268385 A JPH05268385 A JP H05268385A JP 9236592 A JP9236592 A JP 9236592A JP 9236592 A JP9236592 A JP 9236592A JP H05268385 A JPH05268385 A JP H05268385A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- clock signal
- output
- parallel data
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- Pending
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Abstract
(57)【要約】
【目的】 交換機側に配置されデジタル電話機側へ送信
するトーン信号を経済的かつ簡単な回路構成により生成
する。 【構成】 変換回路５へ入力されるパラレルデータをμ
−則にしたがって設定すると共に、このパラレルデータ
中の最下位ビット値を第２の分周回路４の出力により切
り替える。そして、この最下位ビット値が切り替えられ
たパラレルデータを第１の分周回路３の出力に基づいて
入力すると共に、第１のクロック信号ＣＬＫ１に同期し
て順次シリアルデータに変換し、デジタル電話機側へ送
信する。
するトーン信号を経済的かつ簡単な回路構成により生成
する。 【構成】 変換回路５へ入力されるパラレルデータをμ
−則にしたがって設定すると共に、このパラレルデータ
中の最下位ビット値を第２の分周回路４の出力により切
り替える。そして、この最下位ビット値が切り替えられ
たパラレルデータを第１の分周回路３の出力に基づいて
入力すると共に、第１のクロック信号ＣＬＫ１に同期し
て順次シリアルデータに変換し、デジタル電話機側へ送
信する。
Description
【０００１】
【産業上の利用分野】本発明は、交換機側へ配置され電
話機側に対して送出されるデジタルの各種のトーン
（音）を所定の変換則基づいて生成するトーン生成制御
回路に関する。
話機側に対して送出されるデジタルの各種のトーン
（音）を所定の変換則基づいて生成するトーン生成制御
回路に関する。
【０００２】
【従来の技術】従来、収容されたデジタル電話機へ送出
するの各種のトーンを生成する場合は、図５に示すよう
な各回路を用いて生成するようにしている。即ち、図５
において、１１はクロック発生回路、１２はローパスフ
ィルタ、１３は例えばμ−則フォーマットにしたがった
μ−則コーディック回路であり、まずクロック発生回路
１１において４００ＨZ のクロック信号ａを発生させる
と共に、このクロック信号ａをローパスフィルタ１２を
用いて正弦波信号ｂに変換する。そして変換された４０
０ＨZ の正弦波信号ｂをμ−則コーディック回路１３に
よってデジタル信号ｃに変換し、デジタル電話機側へ送
出するようにしている。
するの各種のトーンを生成する場合は、図５に示すよう
な各回路を用いて生成するようにしている。即ち、図５
において、１１はクロック発生回路、１２はローパスフ
ィルタ、１３は例えばμ−則フォーマットにしたがった
μ−則コーディック回路であり、まずクロック発生回路
１１において４００ＨZ のクロック信号ａを発生させる
と共に、このクロック信号ａをローパスフィルタ１２を
用いて正弦波信号ｂに変換する。そして変換された４０
０ＨZ の正弦波信号ｂをμ−則コーディック回路１３に
よってデジタル信号ｃに変換し、デジタル電話機側へ送
出するようにしている。
【０００３】
【発明が解決しようとする課題】従来においては、デジ
タルのトーン信号を生成する場合、コーディック回路を
用いており、回路全体が高価になると共に、コーディッ
ク回路への入力信号であるであるアナログ信号を生成す
るためのクロック発生回路１１やローパスフィルタ１２
が必要になり、回路構成が煩雑になるという欠点があっ
た。
タルのトーン信号を生成する場合、コーディック回路を
用いており、回路全体が高価になると共に、コーディッ
ク回路への入力信号であるであるアナログ信号を生成す
るためのクロック発生回路１１やローパスフィルタ１２
が必要になり、回路構成が煩雑になるという欠点があっ
た。
【０００４】
【課題を解決するための手段】このような課題を解決す
るために本発明は、第１のクロック信号を入力して分周
する第１の分周回路と、所定の変換則にしたがったパラ
レルデータを第１の分周回路の出力に基づいて入力する
と共に，第１のクロック信号に同期してシリアルデータ
に変換する変換回路と，第１のクロック信号が分周され
た第２のクロック信号を入力して分周を行うと共に，こ
の分周出力に基づいてパラレルデータ中の所定ビットの
値を切り替える第２の分周回路とを備えたものである。
るために本発明は、第１のクロック信号を入力して分周
する第１の分周回路と、所定の変換則にしたがったパラ
レルデータを第１の分周回路の出力に基づいて入力する
と共に，第１のクロック信号に同期してシリアルデータ
に変換する変換回路と，第１のクロック信号が分周され
た第２のクロック信号を入力して分周を行うと共に，こ
の分周出力に基づいてパラレルデータ中の所定ビットの
値を切り替える第２の分周回路とを備えたものである。
【０００５】
【作用】変換回路へ入力されるパラレルデータは所定の
変換則にしたがって設定されると共に、このパラレルデ
ータ中の所定ビット値は第２の分周回路の出力により切
り替えられる。そして、所定ビット値が切り替えられた
パラレルデータは第１の分周回路の出力に基づいて入力
され、第１のクロック信号に同期して順次シリアルデー
タに変換される。
変換則にしたがって設定されると共に、このパラレルデ
ータ中の所定ビット値は第２の分周回路の出力により切
り替えられる。そして、所定ビット値が切り替えられた
パラレルデータは第１の分周回路の出力に基づいて入力
され、第１のクロック信号に同期して順次シリアルデー
タに変換される。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明に係るトーン生成制御回路の一実施
例を示すブロック図である。同図において、１は信号を
反転させるインバータ、２はフリップフロップ回路（以
下、Ｆ／Ｆ回路）、３は入力信号を８分周する分周回路
（第１の分周回路）、４は入力信号を２０分周する分周
回路（第２の分周回路）、５はパラレルの信号をシリア
ル信号に変換するパラレル・シリアル変換回路（以下、
変換回路）、６はゲート回路である。
る。図１は、本発明に係るトーン生成制御回路の一実施
例を示すブロック図である。同図において、１は信号を
反転させるインバータ、２はフリップフロップ回路（以
下、Ｆ／Ｆ回路）、３は入力信号を８分周する分周回路
（第１の分周回路）、４は入力信号を２０分周する分周
回路（第２の分周回路）、５はパラレルの信号をシリア
ル信号に変換するパラレル・シリアル変換回路（以下、
変換回路）、６はゲート回路である。
【０００７】以上のように構成されたトーン生成制御回
路は交換機側に配置され、端末であるデジタル電話機側
へデジタルのトーン信号（本実施例ではダイヤルトーン
信号）を生成して送信するものである。即ち、リセット
信号ＲＥＳＥＴを「Ｈ」レベルにして分周回路３のリセ
ットを解除すると、６４ＫＨZ のクロック信号ＣＬＫ１
を８分周する分周回路３の出力端子ＣＡＲＲＹＬから８
ＫＨZ 毎の「Ｌ」パルス信号が出力される。変換回路５
はこの分周回路３から出力される８ＫＨZ 毎の「Ｌ」パ
ルス信号により８つのパラレル入力端子Ａ〜Ｈの情報を
入力すると共に、入力した８ビットの情報をクロック信
号ＣＬＫ１に同期して６４ＫＨZ の８ビットシリアルデ
ータで示すダイヤルトーン信号に変換し、図示しないデ
ジタル電話機へ送出する。なお、上記した変換回路５の
８つのパラレル入力端子Ａ〜Ｈには、後述するμ−則に
したがい或アナログレベルに応じたデジタルのトーン
（音）情報が設定されており、このうち入力端子Ｈに
は、４００ＨZ のダイヤルトーンを生成するために、８
ＫＨZ のクロック信号ＣＬＫ２を２０分周して４００Ｈ
Z のクロック信号を生成する分周回路４により、交互に
「１」，「０」の信号が与えられている。なお、この８
ＫＨZ のクロック信号ＣＬＫ２は図示しない分周回路に
より上記６４ＫＨZ のクロック信号ＣＬＫ１を８分周し
て生成する。
路は交換機側に配置され、端末であるデジタル電話機側
へデジタルのトーン信号（本実施例ではダイヤルトーン
信号）を生成して送信するものである。即ち、リセット
信号ＲＥＳＥＴを「Ｈ」レベルにして分周回路３のリセ
ットを解除すると、６４ＫＨZ のクロック信号ＣＬＫ１
を８分周する分周回路３の出力端子ＣＡＲＲＹＬから８
ＫＨZ 毎の「Ｌ」パルス信号が出力される。変換回路５
はこの分周回路３から出力される８ＫＨZ 毎の「Ｌ」パ
ルス信号により８つのパラレル入力端子Ａ〜Ｈの情報を
入力すると共に、入力した８ビットの情報をクロック信
号ＣＬＫ１に同期して６４ＫＨZ の８ビットシリアルデ
ータで示すダイヤルトーン信号に変換し、図示しないデ
ジタル電話機へ送出する。なお、上記した変換回路５の
８つのパラレル入力端子Ａ〜Ｈには、後述するμ−則に
したがい或アナログレベルに応じたデジタルのトーン
（音）情報が設定されており、このうち入力端子Ｈに
は、４００ＨZ のダイヤルトーンを生成するために、８
ＫＨZ のクロック信号ＣＬＫ２を２０分周して４００Ｈ
Z のクロック信号を生成する分周回路４により、交互に
「１」，「０」の信号が与えられている。なお、この８
ＫＨZ のクロック信号ＣＬＫ２は図示しない分周回路に
より上記６４ＫＨZ のクロック信号ＣＬＫ１を８分周し
て生成する。
【０００８】一般に、音声信号帯域のアナログ信号をデ
ジタル信号に変換する場合にμ−則やＡ−則と呼ばれる
変換則がある。図３はμ−則に基づいた変換例を示した
ものであり、同図の（ｂ）において、横軸は入力アナロ
グ信号のレベル、縦軸はこのアナログ信号に対応するデ
ジタルデータを示している。そしてこのデジタルデータ
は、図３（ａ）に示すような８ビットデータで表現する
ことができる。本実施例では、パラレル入力端子Ａ〜Ｅ
に電源Ｖが接続されていることから「１」が与えられて
おり、また、入力端子Ｆ，Ｇはグランドに接続されてい
ることから「０」が与えられている。また入力端子Ｈに
は、上記したように４００ＨZのクロック信号に応じて
交互に「１」，「０」が与えられている。この入力端子
Ｈに与えられる信号「１」，「０」は、それぞれ信号の
正極性，負極性を示しており、入力端子Ｈへ印加される
ビットを図３（ａ）に示すＬＳＢビット、また入力端子
Ａへ印加されるビットを図３（ａ）に示すＭＳＢビット
とすると、「１００１１１１１」、「０００１１１１
１」という８ビットパラレルデータがシリアルのダイヤ
ルトーンデータに変換され、ＬＳＢから順にデジタル電
話機側へ送信される。即ち図４に示す４００ＨZ のクロ
ック信号中の期間には「１００１１１１１」というデ
ータが、また期間には「０００１１１１１」というデ
ータがそれぞれデジタル電話機側へ送信される。
ジタル信号に変換する場合にμ−則やＡ−則と呼ばれる
変換則がある。図３はμ−則に基づいた変換例を示した
ものであり、同図の（ｂ）において、横軸は入力アナロ
グ信号のレベル、縦軸はこのアナログ信号に対応するデ
ジタルデータを示している。そしてこのデジタルデータ
は、図３（ａ）に示すような８ビットデータで表現する
ことができる。本実施例では、パラレル入力端子Ａ〜Ｅ
に電源Ｖが接続されていることから「１」が与えられて
おり、また、入力端子Ｆ，Ｇはグランドに接続されてい
ることから「０」が与えられている。また入力端子Ｈに
は、上記したように４００ＨZのクロック信号に応じて
交互に「１」，「０」が与えられている。この入力端子
Ｈに与えられる信号「１」，「０」は、それぞれ信号の
正極性，負極性を示しており、入力端子Ｈへ印加される
ビットを図３（ａ）に示すＬＳＢビット、また入力端子
Ａへ印加されるビットを図３（ａ）に示すＭＳＢビット
とすると、「１００１１１１１」、「０００１１１１
１」という８ビットパラレルデータがシリアルのダイヤ
ルトーンデータに変換され、ＬＳＢから順にデジタル電
話機側へ送信される。即ち図４に示す４００ＨZ のクロ
ック信号中の期間には「１００１１１１１」というデ
ータが、また期間には「０００１１１１１」というデ
ータがそれぞれデジタル電話機側へ送信される。
【０００９】次に、図２は、上記トーン生成制御回路の
各部のタイミングを示すタイミングチャートである。こ
のタイミングチャートに基づいて上記実施例回路の動作
を詳細に説明する。即ち、トーン生成制御回路のリセッ
トを解除するために、リセット信号ＲＥＳＥＴを「Ｈ」
レベルにすると［図２（ｄ）］、Ｆ／Ｆ回路２へ入力さ
れる８ＫＨZ のクロック信号ＣＬＫ２の立ち上がり［図
２（ｃ）］でＦ／Ｆ回路の端子Ｑから「Ｈ」レベルの信
号が分周回路３へ送出され［図２（ｅ）］、分周回路３
のリセットが解除される。この場合、分周回路３には、
インバータ１により６４ＫＨZ のクロック信号ＣＬＫ１
の反転信号［図２（ｂ）］が入力されており、この反転
信号を７クロック分入力すると、端子ＣＡＲＲＹＬから
「Ｌ」レベルの信号を出力し［図２（ｉ）］、パラレル
・シリアル変換回路５の端子Ｓ／Ｌ（バー）へ送出す
る。即ち、分周回路３の端子ＣＡＲＲＹＬからは８ＫＨ
Z 毎に「Ｌ」レベルのパルス信号が出力されることにな
る。
各部のタイミングを示すタイミングチャートである。こ
のタイミングチャートに基づいて上記実施例回路の動作
を詳細に説明する。即ち、トーン生成制御回路のリセッ
トを解除するために、リセット信号ＲＥＳＥＴを「Ｈ」
レベルにすると［図２（ｄ）］、Ｆ／Ｆ回路２へ入力さ
れる８ＫＨZ のクロック信号ＣＬＫ２の立ち上がり［図
２（ｃ）］でＦ／Ｆ回路の端子Ｑから「Ｈ」レベルの信
号が分周回路３へ送出され［図２（ｅ）］、分周回路３
のリセットが解除される。この場合、分周回路３には、
インバータ１により６４ＫＨZ のクロック信号ＣＬＫ１
の反転信号［図２（ｂ）］が入力されており、この反転
信号を７クロック分入力すると、端子ＣＡＲＲＹＬから
「Ｌ」レベルの信号を出力し［図２（ｉ）］、パラレル
・シリアル変換回路５の端子Ｓ／Ｌ（バー）へ送出す
る。即ち、分周回路３の端子ＣＡＲＲＹＬからは８ＫＨ
Z 毎に「Ｌ」レベルのパルス信号が出力されることにな
る。
【００１０】一方、パラレル・シリアル変換回路５の端
子ＣＬＫには、図２（ａ）に示す６４ＫＨZ のクロック
信号ＣＬＫ１が入力され、また、上記したように、８ビ
ットのパラレル入力端子Ａ〜Ｈのうち、端子Ａ〜Ｇに
は、それぞれ接続された電源やグランドレベルに応じた
レベルのデータが設定され、さらに入力端子Ｈには、４
００ＨZ のクロック信号により、交互に「１」，「０」
が入力されていることから、変換回路５は、上記の端子
ＣＡＲＲＹＬの「Ｌ」出力、即ちこれと接続される端子
Ｓ／Ｌ（バー）のレベルが「Ｌ」の時のクロック信号Ｃ
ＬＫ１の立ち上がりに同期して上記パラレル入力端子の
データを読み込む［図２（ｉ）のロードポイントＬＤ
１，ＬＤ２，・・・］と共に、読み込んだ８ビットパラ
レルデータを、「１００１１１１１」、「０００１１１
１１」という８ビットシリアルのダイヤルトーンデータ
として端子ＱＨから出力し［図２（ｊ）］、この結果、
ゲート回路６を介し、「１００１１１１１」、「０００
１１１１１」というダイヤルトーンデータが分周回路４
の４００ＨZ クロック信号及び上記の各６４ＫＨZ ，８
ＫＨZ のクロック信号に同期してデジタル電話機側へ送
信される。
子ＣＬＫには、図２（ａ）に示す６４ＫＨZ のクロック
信号ＣＬＫ１が入力され、また、上記したように、８ビ
ットのパラレル入力端子Ａ〜Ｈのうち、端子Ａ〜Ｇに
は、それぞれ接続された電源やグランドレベルに応じた
レベルのデータが設定され、さらに入力端子Ｈには、４
００ＨZ のクロック信号により、交互に「１」，「０」
が入力されていることから、変換回路５は、上記の端子
ＣＡＲＲＹＬの「Ｌ」出力、即ちこれと接続される端子
Ｓ／Ｌ（バー）のレベルが「Ｌ」の時のクロック信号Ｃ
ＬＫ１の立ち上がりに同期して上記パラレル入力端子の
データを読み込む［図２（ｉ）のロードポイントＬＤ
１，ＬＤ２，・・・］と共に、読み込んだ８ビットパラ
レルデータを、「１００１１１１１」、「０００１１１
１１」という８ビットシリアルのダイヤルトーンデータ
として端子ＱＨから出力し［図２（ｊ）］、この結果、
ゲート回路６を介し、「１００１１１１１」、「０００
１１１１１」というダイヤルトーンデータが分周回路４
の４００ＨZ クロック信号及び上記の各６４ＫＨZ ，８
ＫＨZ のクロック信号に同期してデジタル電話機側へ送
信される。
【００１１】このように本発明は、デジタル電話機側へ
送信するデジタルのトーンデータを生成する場合、コー
ディック回路やアナログ回路を用いずにデジタル回路の
みで構成できるため、回路が経済的かつ簡単に構成する
ことができる。なお、本実施例においては、デジタルの
ダイヤルトーン信号を生成する場合について説明した
が、デジタル電話機へ送信するその他のトーン信号、例
えばビジートーンやリングバックトーン等も容易に生成
することができる。
送信するデジタルのトーンデータを生成する場合、コー
ディック回路やアナログ回路を用いずにデジタル回路の
みで構成できるため、回路が経済的かつ簡単に構成する
ことができる。なお、本実施例においては、デジタルの
ダイヤルトーン信号を生成する場合について説明した
が、デジタル電話機へ送信するその他のトーン信号、例
えばビジートーンやリングバックトーン等も容易に生成
することができる。
【００１２】
【発明の効果】以上説明したように本発明は、変換回路
へ入力されるパラレルデータを所定の変換則にしたがっ
て設定し、パラレルデータ中の所定ビット値を第２の分
周回路の出力により切り替えると共に、このパラレルデ
ータを入力して順次シリアルデータに変換して送信する
ようにしたので、デジタルのトーン信号を生成する場合
にコーディック回路やアナログ回路が不要となり、した
がって回路をデジタル回路のみで構成でき、回路が経済
的かつ簡単に構成できるという効果がある。
へ入力されるパラレルデータを所定の変換則にしたがっ
て設定し、パラレルデータ中の所定ビット値を第２の分
周回路の出力により切り替えると共に、このパラレルデ
ータを入力して順次シリアルデータに変換して送信する
ようにしたので、デジタルのトーン信号を生成する場合
にコーディック回路やアナログ回路が不要となり、した
がって回路をデジタル回路のみで構成でき、回路が経済
的かつ簡単に構成できるという効果がある。
【図１】本発明に係るトーン生成制御回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】上記実施例回路の各部のタイミングを示すタイ
ミングチャートである。
ミングチャートである。
【図３】上記トーン信号を生成する場合のμ−則フォー
マットの例を示す図である。
マットの例を示す図である。
【図４】上記実施例回路のトーン信号生成タイミングを
示す図である。
示す図である。
【図５】従来のトーン生成回路のブロック図である。
１ インバータ ２ フリップフロップ（Ｆ／Ｆ）回路 ３，４ 分周回路 ５ パラレル・シリアル変換回路 ６ ゲート回路 ＣＬＫ１，ＣＬＫ２ クロック信号 ＲＥＳＥＴ リセット信号
Claims (1)
- 【請求項１】 交換機へ配置され収容した電話機に対し
て送出されるデジタルの各種のトーンを所定の変換則に
基づき生成制御するトーン生成制御回路において、 第１のクロック信号を入力して分周する第１の分周回路
と、前記変換則にしたがって設定されたパラレルデータ
を前記第１の分周回路の出力に基づいて入力すると共
に，前記第１のクロック信号に同期してシリアルデータ
に変換する変換回路と，前記第１のクロック信号を分周
した第２のクロック信号を入力して分周を行うと共に，
この分周出力に基づいて前記パラレルデータ中の所定ビ
ットの値を切り替える第２の分周回路とを備えたことを
特徴とするトーン生成制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9236592A JPH05268385A (ja) | 1992-03-19 | 1992-03-19 | トーン生成制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9236592A JPH05268385A (ja) | 1992-03-19 | 1992-03-19 | トーン生成制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268385A true JPH05268385A (ja) | 1993-10-15 |
Family
ID=14052392
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9236592A Pending JPH05268385A (ja) | 1992-03-19 | 1992-03-19 | トーン生成制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268385A (ja) |
-
1992
- 1992-03-19 JP JP9236592A patent/JPH05268385A/ja active Pending
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