JPH05267547A - 半導体フレーム装置 - Google Patents
半導体フレーム装置Info
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- JPH05267547A JPH05267547A JP4063384A JP6338492A JPH05267547A JP H05267547 A JPH05267547 A JP H05267547A JP 4063384 A JP4063384 A JP 4063384A JP 6338492 A JP6338492 A JP 6338492A JP H05267547 A JPH05267547 A JP H05267547A
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- Japan
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- die pad
- thickness
- semiconductor
- semiconductor chip
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
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- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 金線と半導体チップとのショートおよびフレ
ームの送りミスの発生を防止することが可能な半導体フ
レーム装置を提供する。 【構成】 ダイパッド部８の厚みを、フレーム１の厚み
より薄く形成する。
ームの送りミスの発生を防止することが可能な半導体フ
レーム装置を提供する。 【構成】 ダイパッド部８の厚みを、フレーム１の厚み
より薄く形成する。
Description
【０００１】
【産業上の利用分野】この発明は、フレームの一部に半
導体チップが搭載されるダイパッド部が形成される半導
体フレーム装置の構造に関するものである。
導体チップが搭載されるダイパッド部が形成される半導
体フレーム装置の構造に関するものである。
【０００２】
【従来の技術】図９は従来の半導体フレーム装置の構成
を示す平面図、図１０は図９における半導体フレーム装
置のダイパッド部の詳細を示す斜視図である。図におい
て、１はフレーム、２は宙釣り部３を介してフレーム１
に連結一体化されるダイパッド部、４はフレーム１から
ダイパッド部２に向かって突設される複数のインナーリ
ードで、これらフレーム１、ダイパッド部２、宙釣り部
３およびインナーリード４はそれぞれ同一厚みに形成さ
れている。
を示す平面図、図１０は図９における半導体フレーム装
置のダイパッド部の詳細を示す斜視図である。図におい
て、１はフレーム、２は宙釣り部３を介してフレーム１
に連結一体化されるダイパッド部、４はフレーム１から
ダイパッド部２に向かって突設される複数のインナーリ
ードで、これらフレーム１、ダイパッド部２、宙釣り部
３およびインナーリード４はそれぞれ同一厚みに形成さ
れている。
【０００３】上記のように構成される半導体フレーム装
置のダイパッド部２に、図１１および図１２に示すよう
に例えば接着等によってダイボンディングを行い半導体
チップ５を搭載する。なお、６は半導体チップ５上に形
成される電極である。次に、この電極６とフレーム１に
突設されるインナーリード４との間を金線７でワイヤボ
ンディングして接続する。そして、最後に図示はしてい
ないが、これらをモールド封止することにより半導体装
置は完成される。
置のダイパッド部２に、図１１および図１２に示すよう
に例えば接着等によってダイボンディングを行い半導体
チップ５を搭載する。なお、６は半導体チップ５上に形
成される電極である。次に、この電極６とフレーム１に
突設されるインナーリード４との間を金線７でワイヤボ
ンディングして接続する。そして、最後に図示はしてい
ないが、これらをモールド封止することにより半導体装
置は完成される。
【０００４】
【発明が解決しようとする課題】従来の半導体フレーム
装置は以上のように構成されており、半導体チップ５が
搭載されるダイパッド部２の厚みは、フレーム１、宙釣
り部３およびインナーリード４と同一厚みに形成されて
いるため、ダイパッド部２上の半導体チップ５の上面は
インナーリード４の上面より当然のことながら高くなっ
ており、インナーリード４と電極６との間に金線７を接
続した場合に、金線７が半導体チップ７の上面コーナ部
に接触しやすくショート発生の恐れがあり、又、薄型パ
ッケージ用の半導体フレーム装置においては、フレーム
１の厚みが０．１ｍｍ〜０．１５ｍｍ程度に抑えられる
ため、曲がり易く各製造工程中のフレーム１の送り工程
において、送りミスが発生する等の問題点があった。
装置は以上のように構成されており、半導体チップ５が
搭載されるダイパッド部２の厚みは、フレーム１、宙釣
り部３およびインナーリード４と同一厚みに形成されて
いるため、ダイパッド部２上の半導体チップ５の上面は
インナーリード４の上面より当然のことながら高くなっ
ており、インナーリード４と電極６との間に金線７を接
続した場合に、金線７が半導体チップ７の上面コーナ部
に接触しやすくショート発生の恐れがあり、又、薄型パ
ッケージ用の半導体フレーム装置においては、フレーム
１の厚みが０．１ｍｍ〜０．１５ｍｍ程度に抑えられる
ため、曲がり易く各製造工程中のフレーム１の送り工程
において、送りミスが発生する等の問題点があった。
【０００５】この発明は上記のような問題点を解消する
ために成されたもので、ダイパッド部の厚みをフレーム
の厚みより薄くすることにより、金線と半導体チップと
のショートおよびフレームの送りミスの発生を防止する
ことが可能な半導体フレーム装置を提供することを目的
とするものである。
ために成されたもので、ダイパッド部の厚みをフレーム
の厚みより薄くすることにより、金線と半導体チップと
のショートおよびフレームの送りミスの発生を防止する
ことが可能な半導体フレーム装置を提供することを目的
とするものである。
【０００６】
【課題を解決するための手段】この発明に係る半導体フ
レーム装置は、ダイパッド部の厚みをフレームの厚みよ
り薄く形成したものである。
レーム装置は、ダイパッド部の厚みをフレームの厚みよ
り薄く形成したものである。
【０００７】
【作用】この発明における半導体フレーム装置のダイパ
ッド部はフレームの厚みより薄く形成され、半導体チッ
プ表面に金線が接触するのを防止し、又、フレームの厚
みを薄くすることなしに薄型パッケージ用に対応する。
ッド部はフレームの厚みより薄く形成され、半導体チッ
プ表面に金線が接触するのを防止し、又、フレームの厚
みを薄くすることなしに薄型パッケージ用に対応する。
【０００８】
【実施例】実施例１．図１はこの発明の実施例１におけ
る半導体フレーム装置の構成を示す平面図、図２は図１
における半導体フレーム装置のダイパッド部の詳細を示
す斜視図である。図において、フレーム１、宙釣り部
３、インナーリード４、半導体チップ５、電極６および
金線７は図９〜図１２に示す従来装置のものと同様であ
る。８はこれらフレーム１、宙釣り部３およびインナー
リード４の厚みが０．２ｍｍ〜０．３ｍｍであるのに対
して、これより薄い０．１ｍｍ〜０．１５ｍｍの厚みに
形成されたダイパッド部である。
る半導体フレーム装置の構成を示す平面図、図２は図１
における半導体フレーム装置のダイパッド部の詳細を示
す斜視図である。図において、フレーム１、宙釣り部
３、インナーリード４、半導体チップ５、電極６および
金線７は図９〜図１２に示す従来装置のものと同様であ
る。８はこれらフレーム１、宙釣り部３およびインナー
リード４の厚みが０．２ｍｍ〜０．３ｍｍであるのに対
して、これより薄い０．１ｍｍ〜０．１５ｍｍの厚みに
形成されたダイパッド部である。
【０００９】上記のように構成されるこの発明の実施例
１における半導体フレーム装置においても、従来装置と
同様に、図３および図４に示すように、ダイパッド部２
に例えば接着等によりダイボンディングを行い半導体チ
ップ５を搭載する。次に、この電極６とフレーム１に突
設されるインナーリード４との間を金線７でワイヤボン
ディングして接続する。そして、最後に図示はしていな
いが、これらをモールド封止することにより半導体装置
は完成される。
１における半導体フレーム装置においても、従来装置と
同様に、図３および図４に示すように、ダイパッド部２
に例えば接着等によりダイボンディングを行い半導体チ
ップ５を搭載する。次に、この電極６とフレーム１に突
設されるインナーリード４との間を金線７でワイヤボン
ディングして接続する。そして、最後に図示はしていな
いが、これらをモールド封止することにより半導体装置
は完成される。
【００１０】このように、実施例１における半導体フレ
ーム装置によれば、ダイパッド部２の厚みがフレーム１
の厚みより薄く形成されているので、ダイパッド部２上
の半導体チップ５上面の高さは、インナーリード４の上
面に対して、従来装置の場合より低くなっているため、
金線７をインナーリード４と電極６との間に接続した場
合にも、金線７は電極６に対して上方から接続されるよ
うな格好になるので、従来装置におけるように金線７が
半導体チップ５のコーナに接触することはなくショート
の恐れもなくなる。又、ダイパッド部２の厚みを薄くし
た分だけフレーム１の厚みを厚くしても、薄型パッケー
ジに対応可能となるので、フレーム１の機械的強度はそ
の分だけ補強されて曲がりにくくなり、フレーム１の送
り工程中に送りミスが発生するということも防止され
る。
ーム装置によれば、ダイパッド部２の厚みがフレーム１
の厚みより薄く形成されているので、ダイパッド部２上
の半導体チップ５上面の高さは、インナーリード４の上
面に対して、従来装置の場合より低くなっているため、
金線７をインナーリード４と電極６との間に接続した場
合にも、金線７は電極６に対して上方から接続されるよ
うな格好になるので、従来装置におけるように金線７が
半導体チップ５のコーナに接触することはなくショート
の恐れもなくなる。又、ダイパッド部２の厚みを薄くし
た分だけフレーム１の厚みを厚くしても、薄型パッケー
ジに対応可能となるので、フレーム１の機械的強度はそ
の分だけ補強されて曲がりにくくなり、フレーム１の送
り工程中に送りミスが発生するということも防止され
る。
【００１１】実施例２．図５はこの発明の実施例２にお
ける半導体フレーム装置の構成を示す平面図、図６は図
５における半導体フレーム装置のダイパッド部の詳細を
示す斜視図である。図において、図９〜図１２に示す従
来装置と異なる点は、ダイパッド部９および宙釣り部１
０の厚みが、フレーム１の厚みが０．２ｍｍ〜０．３ｍ
ｍであるのに対して、これより薄い０．１ｍｍ〜０．１
５ｍｍの厚みに形成されていることである。
ける半導体フレーム装置の構成を示す平面図、図６は図
５における半導体フレーム装置のダイパッド部の詳細を
示す斜視図である。図において、図９〜図１２に示す従
来装置と異なる点は、ダイパッド部９および宙釣り部１
０の厚みが、フレーム１の厚みが０．２ｍｍ〜０．３ｍ
ｍであるのに対して、これより薄い０．１ｍｍ〜０．１
５ｍｍの厚みに形成されていることである。
【００１２】このように、実施例２における半導体フレ
ーム装置においても、ダイパッド部９および宙釣り部１
０の厚みがフレーム１の厚みより薄くなっているので、
上記実施例１と同様に、金線７が半導体チップ５のコー
ナに接触してショートするというようなことはなくな
り、又、フレーム１の厚みを厚くできるので機械的強度
が補強され、フレーム１の送り工程中に送りミスが発生
するということも防止される。
ーム装置においても、ダイパッド部９および宙釣り部１
０の厚みがフレーム１の厚みより薄くなっているので、
上記実施例１と同様に、金線７が半導体チップ５のコー
ナに接触してショートするというようなことはなくな
り、又、フレーム１の厚みを厚くできるので機械的強度
が補強され、フレーム１の送り工程中に送りミスが発生
するということも防止される。
【００１３】実施例３．図７はこの発明の実施例３にお
ける半導体フレーム装置の構成を示す平面図、図８は図
７における半導体フレーム装置のダイパッド部の詳細を
示す斜視図である。図において、図９〜図１２に示す従
来装置と異なる点は、ダイパッド部１１の上面に半導体
チップ５が搭載可能な窪み部１１ａを形成し、この窪み
部１１ａの厚みをフレーム１を初めとする他の部分の厚
みが０．２ｍｍ〜０．３ｍｍであるのに対して、これよ
り薄い０．１ｍｍ〜０．１５ｍｍの厚みに形成したこと
である。
ける半導体フレーム装置の構成を示す平面図、図８は図
７における半導体フレーム装置のダイパッド部の詳細を
示す斜視図である。図において、図９〜図１２に示す従
来装置と異なる点は、ダイパッド部１１の上面に半導体
チップ５が搭載可能な窪み部１１ａを形成し、この窪み
部１１ａの厚みをフレーム１を初めとする他の部分の厚
みが０．２ｍｍ〜０．３ｍｍであるのに対して、これよ
り薄い０．１ｍｍ〜０．１５ｍｍの厚みに形成したこと
である。
【００１４】このように、実施例３における半導体フレ
ーム装置においても、ダイパッド部１１の窪み部１１ａ
の厚みがフレーム１の厚みより薄くなっているので、上
記各実施例と同様に、金線７が半導体チップ５のコーナ
に接触してショートするというようなことはなくなり、
又、フレーム１の厚みを厚くできるので機械的強度が補
強され、フレーム１の送り工程中に送りミスが発生する
ということも防止される。
ーム装置においても、ダイパッド部１１の窪み部１１ａ
の厚みがフレーム１の厚みより薄くなっているので、上
記各実施例と同様に、金線７が半導体チップ５のコーナ
に接触してショートするというようなことはなくなり、
又、フレーム１の厚みを厚くできるので機械的強度が補
強され、フレーム１の送り工程中に送りミスが発生する
ということも防止される。
【００１５】
【発明の効果】以上のように、この発明によればダイパ
ッド部の厚みを、フレームの厚みより薄く形成したの
で、金線と半導体チップとのショートおよびフレームの
送りミスの発生を防止することが可能な半導体フレーム
装置を提供することができる。
ッド部の厚みを、フレームの厚みより薄く形成したの
で、金線と半導体チップとのショートおよびフレームの
送りミスの発生を防止することが可能な半導体フレーム
装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施例１における半導体フレーム装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図２】図１における半導体フレーム装置のダイパッド
部の詳細を示す斜視図である。
部の詳細を示す斜視図である。
【図３】図１における半導体フレーム装置のダイパッド
部に半導体チップを搭載した状態を示す平面図である。
部に半導体チップを搭載した状態を示す平面図である。
【図４】図３におけるダイパッド部の詳細を示す斜視図
である。
である。
【図５】この発明の実施例２における半導体フレーム装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図６】図５における半導体フレーム装置のダイパッド
部の詳細を示す斜視図である。
部の詳細を示す斜視図である。
【図７】この発明の実施例３における半導体フレーム装
置の構成を示す平面図である。
置の構成を示す平面図である。
【図８】図７における半導体フレーム装置のダイパッド
部の詳細を示す斜視図である。
部の詳細を示す斜視図である。
【図９】従来における半導体フレーム装置の構成を示す
平面図である。
平面図である。
【図１０】図９における半導体フレーム装置のダイパッ
ド部の詳細を示す斜視図である。
ド部の詳細を示す斜視図である。
【図１１】図９における半導体フレーム装置のダイパッ
ド部に半導体チップを搭載した状態を示す平面図であ
る。
ド部に半導体チップを搭載した状態を示す平面図であ
る。
【図１２】図１１におけるダイパッド部の詳細を示す斜
視図である。
視図である。
１ フレーム ２、８、９、１１ ダイパッド部 ３、１０ 釣り部 ４ インナーリード ５ 半導体チップ ６ 電極 ７ 金線 １１ａ 窪み部
Claims (1)
- 【請求項１】 半導体チップを搭載するダイパッド部が
フレームの一部に形成される半導体フレーム装置におい
て、上記ダイパッド部の厚みを上記フレームの厚みより
薄く形成したことを特徴とする半導体フレーム装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063384A JPH05267547A (ja) | 1992-03-19 | 1992-03-19 | 半導体フレーム装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063384A JPH05267547A (ja) | 1992-03-19 | 1992-03-19 | 半導体フレーム装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05267547A true JPH05267547A (ja) | 1993-10-15 |
Family
ID=13227753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063384A Pending JPH05267547A (ja) | 1992-03-19 | 1992-03-19 | 半導体フレーム装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05267547A (ja) |
-
1992
- 1992-03-19 JP JP4063384A patent/JPH05267547A/ja active Pending
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