JPH05265432A - メモリ読出し回路 - Google Patents

Abstract

(57)【要約】 【目的】 メモリ内のアウトラインフォントを読出し
て、変化点間を黒または指定パターンで塗りつぶすこと
を、簡単な構成で高速に行う。 【構成】 例えば、８ビット／１バイトのデータ単位で
アウトラインフォントメモリ１から読出し、このデータ
をEXOR回路２へ入力する。この回路２では、EXORゲート
を最上位ビットから順次８個カスケード接続し、最下位
ビットをバイトの読出し毎にＦ／Ｆ３へ格納し、この格
納ビットを次の読出しバイトの参照ビットとして最上位
ビットのEXORゲートへ供給する。これにより、変化点間
の全０ビットが反転され、輪郭内の黒塗りができる。ま
た、このEXOR回路２の出力をパターンデータレジスタ６
の内容とアンド回路７でアンドをとることで、パターン
データに従った輪郭内の処理ができる。 【効果】 簡単なハードウェアのみで実現できるので、
マイクロプロセッサ等の高価な装置を用いることなく安
価に高速に塗りつぶし処理が可能となる。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はメモリ読出し回路に関し、特に文
字パターンを輪郭情報として格納したメモリの読出し回
路に関するものである。

【０００２】

【従来技術】従来のこの種のメモリ読出し回路として汎
用プロセッサやシグナルプロセッサを使用しており、表
示文字に対して輪郭内塗りつぶし処理や網かけ処理等を
行う場合、これ等プロセッサによりメモリ上に表示文字
パターンの輪郭をプロットした後、演算処理で輪郭内を
塗りつぶしたり網かけを行ったりして表示に必要なドッ
トマトリックスパターンデータを得るのが一般的となっ
ている。

【０００３】この様に、表示文字に対する輪郭内処理を
行う場合、マイクロプロセッサ及びメモリにより処理を
実現しているが、輪郭内の処理に多くの時間を必要とす
るために、性能向上を図るには、高速のマイクロプロセ
ッサを使用するか、文字パターンデータ発生専用のＬＳ
Ｉを使用する方法がある。しかし、いずれの方法でも高
価となり、低価格でより高性能の文字パターン発生機能
を有する回路の提供が要求されている。

【０００４】

【発明の目的】そこで、本発明はかかる要求に鑑みてな
されたものであって、その目的とするところは、極少量
のハードウェアを用いるのみで、高価な高性能マイクロ
プロセッサを必要とすることなく表示文字の輪郭情報か
ら輪郭内塗りつぶし処理用のドットマトリックスパター
ンを得ることができるメモリ読出し回路を提供すること
にある。

【０００５】

【発明の構成】本発明によれば、文字パターンを輪郭情
報として格納したメモリの読出し回路であって、前記メ
モリからの読出しデータの表示文字パターンの塗りつぶ
し処理を指示する動作モード信号を生成する手段と、前
記メモリの１読出しアクセス単位のデータのビットに夫
々対応して設けられ対応ビットを一入力とする排他的論
理和ゲートと、最下位ビット対応の排他的論理和ゲート
の出力を前記メモリの読出しタイミングに応答して格納
する最下位ビット記憶手段と、前記動作モード信号に応
じて、前記排他的論理和ゲートの各出力を夫々下位ビッ
ト対応の排他的論理和ゲートの他入力に印加制御しまた
最上位ビット対応の排他的論理和ゲートの他入力には前
記最下位ビット記憶手段の記憶出力を印加制御する印加
制御手段とを含み、前記排他的論理和ゲートの各出力か
ら前記表示文字パターンデータを導出することを特徴と
するメモリ読出し回路が得られる。

【０００６】

【実施例】以下、図面を参照しつつ本発明の実施例につ
いて詳細に説明する。

【０００７】図１は本発明の実施例のブロック図であ
る。図において、メモリ１は文字パターンを輪郭情報と
して格納するＲＡＭであり、例えば図４（Ｅ）の左端に
示す如きアウトラインフォントデータを記憶しているも
のとする。

【０００８】具体的には、この図４（Ｅ）に示す“Ａ”
のアウトラインフォントのある一ライン（破線で示す）
の内容は、図４（Ａ）に示すビットパターンの如くなっ
ている（尚、この図では正確に（Ａ）と（Ｅ）とは対応
しておらず、単に理解を助けるための図であるものと
し、以下同じとする）。図４（Ａ）では、メモリ１の当
該ライン先頭から４バイトを示し、１バイトがこのメモ
リの一読出しアクセス単位データとする。

【０００９】本発明では、このメモリ１からの読出しア
ウトラインフォントに対して、輪郭内を完全に全て塗り
つぶす場合の処理（図Ｅの中央部）と、輪郭内を縦縞の
パターンで塗りつぶす場合の処理（図Ｅの右端）とを、
ハードウェア的に行うものであり、図１のブロックによ
りそれが可能となる。

【００１０】上位装置（図示せず）からのアドレスａ1
により読出されたメモリ１の読出しデータ（８ビット／
１バイト）ｅは排他的論理和ゲート回路２へパラレル入
力される。この排他的論理和ゲート回路２では、動作モ
ード信号発生回路４からの動作モード信号ｈが塗りつぶ
し動作を指示しない通常動作モード指示であれば、メモ
リ１からの読出しデータｅをそのまま出力ｊとして導出
し、塗りつぶし動作モード指示であれば、“１”のビッ
トと次に続く“１”のビットとの間の“０”のビットを
全て反転して出力ｊとして導出するものである。

【００１１】この排他的論理和ゲート回路２の上記動作
は１バイト毎に行われるので、同一ライン中の第２〜第
ｎ（ｎは１ラインを構成するバイト数）バイトは、夫々
直前の第１〜第ｎ−１バイトの最下位ビットが“０”か
“１”かを知る必要があるために、最下位ビットｆを記
憶するためのＦ／Ｆ（フリップフロップ）３が設けられ
ている。

【００１２】レジスタ８は上位装置からのデータバスｂ
を介して入力される１ラインのバイト数ｎを予め格納し
たレジスタであり、カウンタ９はこのバイト数ｎを初期
値として１づつ減算計数をなすダウンカウンタであり、
カウンタ内容が零になると、リセット信号ｈを生成す
る。このリセット信号ｈはアンドゲート５の動作によ
り、塗りつぶし動作モード（ｈ＝“１”）のとき、最下
位ビット記憶用Ｆ／Ｆ３をリセットする。

【００１３】すなわち、１ライン分のバイト数ｎが全て
読出されると、次のラインの処理が開始されるのである
から、当該Ｆ／Ｆ３は各ラインの第１バイト目では、
“０”にリセットされている必要があるためである。

【００１４】レジスタ６は上位装置からのデータバスｂ
を介して入力される塗りつぶしの態様を示すパターンデ
ータ（黒塗り以外の例えば縦縞模様での塗りつぶし処理
パターンデータ、黒塗り処理は排他的論理和ゲート回路
２によりなされる）を格納するものである。アンドゲー
ト回路７は排他的論理和ゲート回路２の出力ｊとレジス
タ６の格納パターンデータｌとの論理積演算を行ってパ
ターン処理出力ｍを生成する。

【００１５】動作モード信号発生回路４は上位装置から
生成される動作モード信号ａ2 を入力してこれを一時格
納するＦ／Ｆからなるもので、この格納出力ｈが動作モ
ード信号となる。

【００１６】図２は排他的論理和ゲート回路２の具体例
を示す回路図である。メモリ２の１読出しアクセス単位
が１バイト８ビットｅ−０〜ｅ−７で示されており、各
ビット対応にEXOR（排他的論理和）ゲート１１〜１８が
設けられ、各ビット対応ゲートの一入力となっている。

【００１７】各ゲートの出力ｊ−０〜ｊ−７は夫々下位
ビット対応のゲートの他入力に印加されるが、この印加
の可否がアンドゲート２１〜２７により制御される。す
なわち、アンドゲート２１〜２７がオンのときには、例
えばEXORゲート１８の出力ｊ−７はその下位のビット対
応のEXORゲート１７の他入力へ印加され、オフのときに
はEXORゲート１７の出力ｊ−７はEXORゲート１７の他入
力へは印加されなくなる。

【００１８】これ等アンドゲート２１〜２７は全て動作
モード信号ｈによりオンオフ制御され、動作モード信号
ｈが“１”で塗りつぶし動作モードを示していれば、全
アンドゲートはオンとなり、“０”で通常モードであれ
ば全てオフとなるのである。

【００１９】最上位ビット対応のEXORゲート１８の他入
力には、前ラインの最下位ビットｇ（Ｆ／Ｆ３の出力）
が参照用ビットとして印加されるが、この場合も、動作
モード信号ｈによりオンオフされるアンドゲート２８を
介して印加されるようになっている。

【００２０】メモリ１のあるラインの第１バイトから第
４バイトには図４（Ａ）で示すデータが格納されている
ものとし、動作モードは塗りつぶし動作モード（ｈ＝
“１”）とする。このとき、先ずメモリ１からは第１バ
イト目のデータｅが読出されて排他的論理和ゲート回路
２へ送出される。いま、第１バイト目であるから、最下
位ビット記憶用Ｆ／Ｆ３は“０”にリセットされてい
る。

【００２１】従って、EXORゲート１８〜１１の各出力ｊ
−７〜ｊ−０の論理式は、＋を排他的論理和演算とする
と、 ｊ−７＝ ｇ ＋ｅ−７ ｊ−６＝ｊ−７＋ｅ−６ ｊ−５＝ｊ−６＋ｅ−５ ｊ−４＝ｊ−５＋ｅ−４ ｊ−３＝ｊ−４＋ｅ−３ ｊ−２＝ｊ−３＋ｅ−２ ｊ−１＝ｊ−２＋ｅ−１ ｊ−０＝ｊ−１＋ｅ−０ と表わされる。

【００２２】すなわち、最上位ビットｊ−７から順次下
位ビットへ向けて値が決定され、最下位ビットｊ−０の
値ｆが次のバイトの参照用としてＦ／Ｆ３に格納され
る。

【００２３】図４（Ａ）の場合、（Ｂ）に示す様なデー
タｊ−０〜ｊ−７が得られ、そのバイト中で最初のビッ
ト“１”と次に続くビット“１”との間の全ビットが
“０”から“１”に反転される。同様に第２バイト，第
３バイト…と順に同一処理が行われ、当該ラインの最終
バイトである第ｎバイトになると、カウンタ９から終了
を示すリセット信号ｋが生成され、Ｆ／Ｆ３が“０”に
リセットされる。

【００２４】これにより、メモリ１内のアウトラインフ
ォントパターンが図４（Ｅ）の左端であれば、同図の中
央の黒塗り文字パターンが得られることになる。尚、動
作モード信号ｈが“０”であれば、アンドゲート２１〜
２８は全てオフとなるために、メモリ１からの読出しデ
ータｅ−０〜ｅ−７はそのままｊ−０〜ｊ−７として出
力されることは明らかである。

【００２５】次に、動作モード信号ｈ＝“１”でかつレ
ジスタ６に所定パターンデータｌが格納されている場合
について説明する。レジスタ６には図４（Ｃ）に示す
“０１０１０１０１”なるパターンデータが格納されて
いるとすると、図（Ａ）のメモリ読出し信号は図（Ｂ）
の様になるのは、先述した如くである。

【００２６】この図（Ｂ）のパターンデータｊと図
（Ｃ）のレジスタ６のパターンデータｌとがアンド回路
７で対応ビット毎に論理積演算されるので、その出力ｍ
には図（Ｄ）に示す如く交互に反転したビットパターン
が得られる。このことは、図４（Ｅ）の中央のフォント
を右端のフォント（縦縞塗りつぶしフォント）に変換し
たことを意味している。

【００２７】ここで、動作モード信号について考える。
図３を参照すると、いま実メモリ３０（図１ではメモリ
１に相当）の容量を１Ｍビットとし、上位装置であるＣ
ＰＵのアドレス空間の容量を１Ｇビットとしたとき、Ｃ
ＰＵ側のアドレス空間では、この１Ｇビットのうち実メ
モリ３０の容量に対応する１Ｍビット部分３１のみを通
常のメモリアドレスａ1 （図１参照）として使用するこ
とになる。

【００２８】動作モード信号ａ2 として、この通常のメ
モリアドレスａ1 の空間３１の上位空間３２を示す信号
を用いれば、塗りつぶし動作モード時には、このアドレ
ス空間３２が実メモリ３０と対応することになり、ＣＰ
Ｕは同一のメモリ３０を異なるアドレスからアクセスす
ることにより通常のリード／ライトのみ可能なメモリ
（３１）と塗りつぶし用のメモリ（３２）とに使い分け
が可能となる。

【００２９】そのために、動作モード信号ａ2 は、ＣＰ
Ｕのアドレス空間のうちメモリ３０（図１のメモリ２）
が必要とするアドレスａ1 の空間以外のアドレス空間に
対応するアドレスを用いるものとし、例えば、アドレス
ａ1 の直上位のビットａ2 を用いることができる。

【００３０】

【発明の効果】叙上の如く、本発明によれば、アウトラ
インフォントメモリからの読出しデータの変化点を検出
し、その変化点間の全０ビットを反転するようにしたの
で、極めて簡単な回路構成で、アウトラインフォントの
塗りつぶしパターンが得られるという効果がある。

【００３１】また、一ラインのバイト数を予め減算カウ
ンタに設定しておくことで、バイト数を意識することな
く複数ラインのデータを連続して塗りつぶすことができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のブロック図である。

【図２】図１の排他的論理和ゲート回路２の具体例を示
す回路図である。

【図３】ＣＰＵのアドレス空間とメモリのアドレス空間
との対応関係を示す図である。

【図４】図１の回路ブロックの動作を示す図であり、
（Ａ）はメモリ読出し信号ｅの例を示す図、（Ｂ）は塗
りつぶし読出し出力ｊの例を示す図、（Ｃ）はパターン
データｌの例を示す図、（Ｄ）はパターンデータｌによ
る処理出力ｍの例を示す図、（Ｅ）は塗りつぶし処理態
様の例を示す図である。

【符号の説明】

１ メモリ ２ 排他的論理和ゲート回路 ３ 最下位ビット記憶用Ｆ／Ｆ ４ 動作モード信号発生回路 ６ パターンデータレジスタ ７ 論理積回路 ８ バイト数レジスタ ９ ダウンカウンタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 文字パターンを輪郭情報として格納した
   メモリの読出し回路であって、前記メモリからの読出し
   データの表示文字パターンの塗りつぶし処理を指示する
   動作モード信号を生成する手段と、前記メモリの１読出
   しアクセス単位のデータのビットに夫々対応して設けら
   れ対応ビットを一入力とする排他的論理和ゲートと、最
   下位ビット対応の排他的論理和ゲートの出力を前記メモ
   リの読出しタイミングに応答して格納する最下位ビット
   記憶手段と、前記動作モード信号に応じて、前記排他的
   論理和ゲートの各出力を夫々下位ビット対応の排他的論
   理和ゲートの他入力に印加制御しまた最上位ビット対応
   の排他的論理和ゲートの他入力には前記最下位ビット記
   憶手段の記憶出力を印加制御する印加制御手段とを含
   み、前記排他的論理和ゲートの各出力から前記表示文字
   パターンデータを導出することを特徴とするメモリ読出
   し回路。
2. 【請求項２】 前記表示文字パターンの塗りつぶしの態
   様を示すパターンデータを格納する手段と、前記パター
   ンデータと前記排他的論理和ゲートの出力パターンとの
   論理積を出力する論理積手段とを含むことを特徴とする
   請求項１記載のメモリ読出し回路。
3. 【請求項３】 前記表示文字パターンの１ラインに相当
   する前記読出しアクセス単位数を格納する手段と、この
   読出しアクセス単位数を初期値としてロードし、前記読
   出しタイミングに応答して減算計数をなすカウンタと、
   前記カウンタの計数終了に応答して前記最下位ビット記
   憶手段をリセットするようにしたことを特徴とする請求
   項１または２記載のメモリ読出し回路。
4. 【請求項４】 前記動作モード信号は、上位装置のアド
   レス空間のうち前記メモリが必要とするアドレス空間以
   外のアドレス空間に対応するアドレスを用いることを特
   徴とする請求項２〜４いずれかのメモリ読出し回路。