JPS6035675B2 - 文字パタ−ン発生器 - Google Patents

Description

【発明の詳細な説明】 本発明は文字パターン発生器に関するものであり、特に
漢字を取扱う情報処理装置に用いるのに通したものであ
る。

ドット方式による文字パターン発生器は、情報を計算機
のデータと全く同様に取扱えることや、安定性、信頼性
、および処理速度の点ですぐれており、広く使用される
ようになってきた。

しかしドットマトリックスを拡大したり縮小したり或い
は回転したりするなど、パターンを変形する操作は、光
学的文字パターン発生器に比べて操作が自由でなく、ま
たできたとしても変形した結果は好ましいものではなか
った。

たとえば拡大可能な一例として、ハードウェアにより１
ドットを４（２×２）ドットあるいは９（３×３）ドッ
トにして漢字プリンタなどの出力装置の適用するように
した装置も知られているが（特関昭５０一１４２３３）
、この装置によると、拡大はできても拡大する前には目
立たなかったドットの凹凸が目立つてくるという欠点が
あった。これは、単位ドットはほぼ丸に近いものである
が、これをたとえば２×２ドットであらわすと単位ドッ
トに相当する４つのドットの集合が角ばつてみえるから
である。この傾向は３×３，４×４となると更に目立つ
てくるようになる。したがって漢字プリンタの場合、文
字としては読みずらし、ものとなる。また例えば何らか
の理由でドットマトリックスに好ましくない凹凸がある
場合にも、従来はこれを如何ともすることは出来なかっ
た。したがって本発明の目的は、ドットマトリックスの
凹凸をなだらかにして文字パターンの不自然さを小さく
するようにした文字パターン発生器を提供するにある。

本発明の文字パターン発生器は、あらかじめ設定された
補間のための部分パターンと、この部分パターンに基づ
いてドットマトリックスを補間する必要があるかどうか
を判断する手段を備えていて、ドットマトリックスの凹
凸を補間することができるようにした。

パターン変更可能な文字パターン発生器である。本発明
の文字パターン発生器によれば、ドットマトリックスの
好ましくない凹凸が補間され、凹凸がなめらかになって
見た眼に美しい文字が得られらる。

上言己の本発明の装置の効果が最もよく発揮できるのは
、上記部分パターンと判断手段を備えていて、ドットマ
トリックスを構成する単一のドットを、一辺が整数倍に
なるように数を増大し、この増大によって目立つてくる
ドットマトリックスの凹凸を前記部分パターンおよび判
断手段により凹凸を補間するようにしたパターン変更可
能な文字パターン発生器の場である。

次に図面を参照して本発明につき詳細な説明する。

第１図は縦横いずれも２４ビツドの文字パターンの一例
を示したものである。

第２図は上記の文字パターンを４倍（２×２）のドット
数にしてあらわしたもので、黒丸で示した凹凸の目立つ
パターンは従来の装置によって得られるものであり、中
空の三角で示した部分は本発明によって黒丸を補間する
位置を示したものであり、ここを黒丸にすれば本発明に
よる文字パターンは非常に自然な形になることを示して
いる。

もしこれを単位ドットの大きさを４分の１（直径にすれ
ば２分の１）にした装置を用いて記録するか、ドットの
大きさはそのままで−旦文字パターンを作り、これをた
とえば光学的に４分の１（一辺で２分の１）に縮小すれ
ば、始めと同じ大きさのより自然的な文字パターンが完
成する。ただここに注意すべきことは、単に縦線と横線
の交点というわけではなく、周囲のパターンに基づいて
補間が必要かどうかを判男する必要があるということで
ある。本発明の特徴は上記の補間の必要の有無を判断す
る手段を有していることである。第３図は本発明の文字
パターン発生器に情報処理装置全体における位置を説明
するための図である。文字パターン発生器１は信号線１
０１によって計算機２に結ばれており、この信号線１０
１により文字パターンの書込みや読出し、文字コードの
転送や制御信号などの情報のやり取りができるようにな
っている。また計算機２は信号線１０２によって出力装
置３にも結ばれており、この信号線により文字コードや
制御情報のやり取りが行われる。また文字パターン発生
器１と出力装置３とは信号線１０３で結ばれており、出
力装置３が直接文字パターン発生器２へ要求を出して文
字パターンを受取ることが出来るようになっている。出
力装置３は漢字ディスプレ−であってもよく、漢字プリ
ンタであってもよい。要は文字パターンを眼に見える形
にする装置であればよい。第４図は本発明の上記の文字
パターン発生器１の詳細をブロックで示した図である。

この図では説明を簡単にするため、第３図における文字
パターン発生器ヘアクセスするチャネルを１チャンネル
としている。第５図は上記の文字パターン発生器におけ
る一部のレジスタの動作を示すタイムチャートである。

図において、信号名の最後の十は信号が正論理であるこ
とを示したもので、ＨＩＧＨレベルが“１”である。な
お以後の説明はすべて同様に十であれば正論理であり、
一であればその逆を示している。次に第４図のパターン
発生器の動作を第５図を参照しながら説明する。

このパターン発生器はマイクロコンピュータのような汎
用制御回路を用いず、すべて配線によってこの発明を実
現している。そしてここでは文字のドットマトリックス
を２倍に（点の数でいえば４倍）に拡大する場合につい
て述べる。そしてこの場合更に、文字パターンを要求す
る装置（以下ＲＱＤと略称する）は１ドットライン分の
文字パターンを要求するものとする。そしてＲＱＤが２
倍のサイズで要求する時は２ドットライン分のドットパ
ターンをこの文字パターン発生回路（以下ＫＰＧと略称
する）は送り返すものとする。またこの実施例では、周
囲の情報として、ＲＱＤより要求のあった１ドットライ
ン分の文字パターンの前列及び後列の情報を利用するも
のとする。ＲＱＤは信号線１１１によって第５図に示す
ィニシャラィズ信号ＩＮＴＩ十を送ってくる。この信号
によりＫＰＧ内のイニシャラィズの必要なフリップフロ
ップ（以下Ｆ／Ｆという）はすべて初期状態にセットさ
れる。この信号線１１１はタイミング発生回路１１に導
かれている。次に第５図に示すように、ＭＯＤＥ＋信号
が信号線１１２を伝わって送られて来る。これによつて
モード（ＭＯＤＥ）Ｆ／Ｆ１２は、データバス１１３の
内でＤ端子に接続されているものが“１”のときセット
され、ＲＱＤが拡大されたパターンを要求していること
を示す（後述）。さらに第５図に示すように、ＣＯＤＥ
＋信号が信号線１ １４を通ってコードレジスタ１３に
送られて来る。ＣＯＤＥ＋信号の立上りでデータバス１
１ ３の内容がコードレジスター３にセットされる。
同様にして、ＬＩＮＥ十信号が信号線１ １５とＯＲ回
路１４を通って、ラインレジスタ（ＬＩＮＥ）１５へ導
かれる。ここでも同機にしてデータバス１１３の内容が
読み込まれる。コードレジスタ１３の内容は信号バス１
１６によって文字パターン記憶回路（以下ＭＥＭと略称
する）１６へ導かれ、またラインレジスター５の内容も
信号バス１１７によって１を引算する引算回路１７に与
えられた後、信号線１ １８を経てＭ旧Ｍ１６に導かれ
る。このようにして与えられた文字コードデータとドッ
トラインデー外こ従って、それらに対応する１ドットラ
イン分のドットパターンデータが信号線１１９に現われ
る。この信号線上のデータは並列にレジスター８，１９
，２川こ導かれる。これらのデータは第５図におけるＣ
ＬＫＡ＋信号、ＣＬＫＢ＋信号、ＣＬＫＣ＋信号によっ
て、それぞれのレジスタに読み込まれらる。ここでこれ
らのＣＬＫＡ＋，ＣＬＫＢ＋，ＣＬＫＣ＋信号がどのよ
うにして作られるかを説明しよう。第６図は第４図のタ
イミング発生回路１１の−部を示していいる。

信号Ｌ瓜Ｅ＋の立下りによってＥ／Ｅ２ １の出力すな
わちＯＡＴ，十信号が“１”となる。これはＦ／Ｆ２１
のＤ端子がゲート２２によって“１”レベルにクランプ
されているからである。あおこれらゲートＦ／Ｆ２１お
よび２２は勿論のことであるが、本明細書においては、
Ｆ／ＦはすべてＤタイプＦ／Ｆであって、立上りで動作
するものとした。又クリア端子はＬＯＷレベルすなわち
‘‘０’’のときにクリアされるものとしてある。ここ
で本論に戻って、ＯＡＴ，十信号はＦ／Ｆ２３に結ばれ
ており、はなして画いてある発振器２４の出力信号ＭＳ
ＴＣ−の立上りの時、ＯＡＴ，十信号が“１”ならばＦ
／Ｆ２３の出力信号ＣＡＴ２十を“１”とする。またこ
の信号ＯＡＴ２十はＦ／Ｆ２ ５に結ばれており、信号
ＭＳＴＣ−の立上りの時信号ＯＡＴ２十が“１’’なら
ば、Ｆ／Ｆ２５の出力ＧＡＴ３十は“１”となる。この
ＧＡＴ３十信号はＦ／Ｆ２６に結ばれており、信号ＭＳ
ＣＴ−の立上りの時信号ＧＡＬ＋が“１”ならばＥＮＤ
，十信号を“１”とする。これらの様子が第５図でＣＡ
Ｔ，十，ＧＡＬ＋，ＧＡＴ３十，およびＥＮＤ，十とし
て並べて示してある。また信号瓜ＴＩ十はＮＡＮＤゲー
ト２７を通ってＦ／Ｆ２６のクリア端子とＡＮＤゲート
２８へ導かれる。‐またＦ／Ｆ２６のＱ端子よりのＥＮ
Ｄ，一信号はＡＮＤゲート２８へ導かれ、その出力信号
はＦ／Ｆ２１，２３，２５のクリャ端子へ導かれる。そ
してＦ／Ｆ２３の出力ＣＡＴ２十，Ｆ／Ｆ２５のＱ端子
の出力、および発振器２４の出力ＭＳＴＣ＋がＡＮＤゲ
ート２９に導かれ、信号ＣＬＫＡ＋が出力される。また
ＡＮＤゲート３０１‘こは発振器２４の出力ＭＳＴＣ＋
とＦ／Ｆ２５の出力ＧＡｔ＋が加えられて信号ＣＬＫＢ
＋が出力され、更にアンドゲート３１には出力ＭＳＴＣ
＋とＦ／Ｆ２６の出力ＥＮＤ，十が加えられて信号ＣＬ
ＫＣ＋が出力される。以上のようにして３つの出力ＣＬ
ＫＡ＋，ＣＬＫＢ＋，およびＣＬＫＣ＋が出力される。
なお以上３つの出力のうち、ＣＬＫＢ＋およびＣＬＫＣ
＋はＯＲゲート３２に導かれて第５図の下端に示したＬ
ＩＮＣ＋信号を作る。そしてこの信号は第４図の端子１
２１に導かれる。またＧＡＴ２十信号は第４図の端子１
２２に導かれる。端子１２２はラインレジスタ１５の内
容をプラス１するのか、ゲートバス１１３の内容を並列
に読み込むのかを制御する端子である。ここではこの端
子が“１”の時内容を十１するものとしている。第７図
は第４図のタイミング発生回路１１の各ゲート回路を示
したものである。ここでははじめに３つだけに関連して
説明を行うが、他のものについては後に必要に応じてそ
の都度参照するものとする。さてＣＬＫＡ十，ＣＬＫＢ
十，ＣＬＫＣ十の信号はオアゲート４１，４２，４３を
通ってそれぞれクロツク信号ＲＧＡＣ十，ＲＧＢＣ＋，
ＲＧＣＣとなり、第４図において端子１２３，１２４，
１２５に導かれる。これらのクロック信号はＲＱＤより
要求されたドットラインの前列、その指定された列、お
よび後列のドットライン数に対応するドットパターンを
レジスタ１８，１９、および２０へそれぞれ読み込む働
きをしている。

いまＲＱＤが１ドットライン目を要求したとすると、ラ
インレジス夕１５（ここで５ビットを仮定する）には０
００００がはいる。このデータは引き算回路１７で１を
引かれると１１１１１となる。この時ＭＥＭ．６は、１
１１１１ドットラインに当る文字パターンは持ってない
ので、この場合はオール０パターンを信号線１１９に出
すようにすればよい。このパターンはしジスタ１８に信
号ＣＬＫＡ＋の立上りで読み込まれる。この作業が終る
と、信号ＬｍＧ＋によってラインレジスタ１５の内容は
十１され、信号線１１９に０００００ドットラインに当
るパターンが出てこれをＣＬＫＢ十信号の立上りでレジ
スタ１９に読み込ます。同様に００００１ドットライン
に当るパターンがＣＬＫＣ＋信号の立上りでレジスタ２
川こ読み込まれる。以下説明の都合上ＭＥＭの内蔵のパ
ターンの一文字が２４ドットラインで構成され１ドット
ラインが２４ビットであるとする。ＲＱＤが２４ドット
ライン目を要求した来たとすると、ラインレジスタ１５
には１０１１１のデータがはいる。

したがってレジスタ１８には１０１１０ドットラインに
対するパターンが入り、レジスタ１９には１０１１１ド
ットラインに対するパターンが入り、レジスタ２０‘こ
は１１０００ドットラインに対するパターンがはいる。
しかしＭＥＭ，６は前と同じく１１０００ドットライン
のパターンは持ってないので、レジスタ２０にはオール
０のパターンが入ることになる。レジスタ１８，１９，
２０は並列にデータを入力可能なシフトレジスタで、並
列にデータを読み出すことも可能能なものである。並列
にデータを入力するかシフトするかは端子１２６，１２
７，１２８で行うことができる。すなわち、これらの端
子が０の時並列入力可能である端子１２６，１２７には
、第６図のＦ／Ｆ２３のＱ出力である信号ＣＡＬ−が導
かれ、端子１２８には同じく第６図のＦ／Ｆ２６のＱ出
力である信号ＥＮＤ，が導かれる。上記の実施例では取
り扱う部分パターンを３ドットライン分で幅が４ビット
と仮定している。

したがって、レジスタ１８，１９，２０の各々の右端の
４ビットをアドレス変換器（以下ＡＤＣと略称する）５
１へ導かねばならない。このためにおのおの４本よりな
る信号線１２９，１３０，１３１を用いる。しがつてＡ
ＤＣ５，には合計ＩＺ本の信号線が与えられることにな
る。第８図はこのＡＤＣ５，の動作を説明するためのも
ので、第１図における１〜３ドットラインをぬき出して
描いたものである。

右端に記した１は第１ドットライン目を、０‘ま第２ド
ットライン目を、皿は第３ドットライン目をそれぞれ示
している。ＲＱＤが２ドットライン目を要求したとする
と、第８図に示すビットパターンが、ＣＬＫＡ＋，ＣＬ
ＫＢ十，ＣＬＫＣ＋によつてレジスタ ー ８， １９
，２川こ入ることになる。虹に５，は特定の予め設定さ
れた部分パターンを読むと、信号線１３２を“１”にし
、信号バス１３３の上にアドレス変換したデータを送り
出す。第９図はこれから述べる補間用部分パターンの例
を示したもので、このような部分パターンによって信号
線１３２が“１”になるとすると、第８図にビットパタ
ーンが右側へ１８ビットシフトした時、信号線１３２が
“１”になることが分る。

なお部分パターンは補間しようとする文字パターンの性
質によって一様ではないので、このような応答するパタ
ーンを何種類も用意しておき、補間しようとする文字パ
ターンの性質に応じて最も通したものを使用するように
する。サブパターンメモリ（ＰＡＴ）５２はヒューズ式
ＲＯＭやワイヤ等の不揮発メモリやＩＣのランダムアク
セスメモリ等によって構成されるメモリである。

この場合ＰＡＬ２の内容を書き換えられるようにしてお
けば柔軟性が一層増大する。このＰＡＬ２では、信号バ
ス１３３のデータをアドレスデータとして、８ビットず
つのデータを信号バス１３４，１３５にそれぞれ送り出
す。信号バス１３４，１３５は並列読み込み可能レジス
タ５３，５４の並列入力端子に結ばれている。またレジ
スタ１９の右端の１ビットのデータは信号線１３６によ
ってレジスタ５３，５４の直列入力端子に鯖れている。
レジス夕５３，５４が直列入力が並列入力かを制御する
ために、タイミング発生回路１１で作られた制御信号（
第７図のＸＹＰ，一信号、後述）が信号線１３７，１３
８に結ばれる。また同様にタイミング発生回路１１で作
られた信号（第７図のＳＥＴ８十→ＸＹＣＫ＋信号、後
述）が信号線１３９，１４川こ与えられ、入力端のデー
タを読み込む働きと、左側にデータをシフトする働きを
する（実際の回路は後で述べる）。レジスタ５３，５４
の出力は信号バス１４１，１４２によってゲート回路（
以下ＣＡＴと略称する）５５に導かれる。一方レジスタ
ー９よりの出力データも信号バス１４３によってＯＡＴ
５５に導かれる。これらの信号バスのデータはタイミン
グ発生回路１１からの制御線１４４によって選択され、
選ばれたものが信号バス１４５に現われらる。この信号
バスは図示してないＲＱＤに送られる。一方この信号バ
ス１４５上のデータを読むためのストロブ信号もタイミ
ング発生回路１１より信号線１４６によって送り出され
る。以上のようにして信号ＣＬＫＡ＋，ＣＬＫＢ十，Ｃ
ＬＫＣ＋によつてレジスタ１ ８，１９，２０１こ３ド
ットライン分のデータが読み込まれる。次にＡＤＣ５１
，ＰＡＴ５２、レジスタ５３および５４へののデータの
流れについて説明する。

第１０図のタイムチャートは、第９図のようなあらかじ
め設定されたパターンを検出しなかった場合、レジスタ
ー８，１９，２０をＣＧ２十信号で１ビットシフトし、
レジスタ５３，５４を２ビットシフトする様子を示した
ものである。第１ １図のタイムチャートは、あらかじ
め設定されたパターンを検出した場合、レジスタ５３，
５４を８ビットシフトさせ、ＰＡＴ５２のデータを並列
に読み込んだあと、レジスタ１８，１９，２０を４ビッ
トずつシフトさせる様子を示している。

第１２図および第１３図は第１０図および第１１図をそ
れぞれ実現する回路を示している。ここで第４図、第７
図、第１０図、および第１２図を参照してあらかじめ設
定されたパターンを検出しなかった場合について説明す
る。はじめに部分的なことを説明すると、第１２図のＦ
／Ｆ６１のＤ端子に入る信号ＳＦＭＴ＋は第４図のＡＤ
Ｃ５，の端子１３２からの信号であり、この信号が“１
”であることは今これから説明しようとする“あらかじ
め設定されたパターンを検出しなかった場合”を意味し
、一方“０”であることはあとに説明する“あらかじめ
設定されたパターンを検出した場合”を意味する。また
Ｆ／Ｆ６１のＣ端子の入力信号ＥＮＤ−は第７図のＮＡ
ＮＤ回路６２の出力であり、又このＮＡＮＤ回路の入力
側のＯＲ回路６３は、第６図のＦ／Ｆ２６の出力ＥＮＤ
，十とあとに述べる信号ＥＮＤ２十およびＥＮＤ３十の
３信号を入力としている。Ｆ／Ｆ６１は初期状態ではＩ
ＮＴ，一信号によって“０”となっているが、あらかじ
め設定されたパターンを検出せずＳＦＴＭ＋信号が“１
”になっているときにＥＮＤ−信号が立上ると（第１０
図はＥＮＤ＋で示しているのでそれが立ち下ると、以下
同様）、Ｆ／Ｆ６１はセットされ、ＳＦＭＧ＋信号は“
１”となる。

このあと発振器２４の出力ＭＳＴＣ−信号が立上る時、
ＩＮＴ，一信号で“０”となっているＦ／Ｆ６４はセッ
トされ、ＣＧ３十信号は“１”となる。ＣＧ３十信号が
“１”となった後ＭＳＴＣ−信号が立上ると、Ｆ／Ｆ６
５はセットされ、Ｑ出力のＥＮＤ２十信号は立上る。そ
してＱ端子は“０”となるので、ＡＮＤゲート６６を通
してＦ／Ｆ６１とＦ／Ｆ６４はリセットされる。Ｆ／Ｆ
６４がリセットされると、ＭＳＴＣ−の立上りでＦ／Ｆ
６５もリセットされ、第１０図の動作は終了する。なお
第１０図に示されているＣＬＫＸ＋信号とＣＧ２十信号
は、第１２図のように、ＡＮＤ回路６７および６８によ
ってそれぞれ作られる。そしてＣＧ２十信号は第７図の
オアゲート４１〜４３を通して、第４図の端子１２３〜
１２５からシフトレジスタ１８〜２０を１ビットシフト
させる。またＣＬＫＸ十信号も第７図のＯＲゲート６９
を通し、信号ＸＹＣＫ＋として信号線１３９，１４０を
経てシフトレジスタ５３，５４を２ビットシフトさせる
。このときシフトレジスタ１９の出口のデータを２回読
み込むことになる。なおＣＧ２十信号は後述のＣＵＮＰ
＋信号の発生にも用いられる。次に第４図、第７図、第
１１図、および第１３図を参照して、あらかじめ設定さ
れたパターンを検出してＳＦＴＭ十信号が“０”になっ
ているとき、すなわちＮＯＴゲート７１の出力が“１”
になっているときについて説明する。

なお第１３図においてすべてのＦ／ＦはＩＮＴＩ一信号
によってィニシャライズされており、また図から分るよ
うに、いくつかのゲートはＷＴＩ−信号をその一方の入
力としている。このような状態のときにＥＮＤ−信号が
立上ると、Ｆ／Ｆ７２はセットされ、ＳＦ約十信号が立
上る。この信号と発振器２４の出力ＭＳＴＣ＋信号がＡ
ＮＤゲート７３を通ってＳＦＴ８十信号が作られ、この
信号が８進カウンタ７４を駆動する。このカウンタも初
期状態ではｍＴＩ−信号によってィニシヤライズされて
いるので、ＳＦＴ８十信号が８発来るとＱ端子が“１”
となる。その後ＭＳＴＣ−信号が立上るとＦノＦ７５は
セットされ、ＥＮＤＭ＋信号は“１”となる。一方Ｆ／
Ｆ７５のＱ端子は“０”となって、ＡＮＤゲート７６を
通して８進カウンタ７４をイニシヤライズすると共に、
ＡＮＤゲート７７を通してＦ／Ｆ７２をリセットする。
こうしてＳＦＴ８十信号は出なくなる。更に、ＥＮＤＭ
＋信号が“１’ごとなると、次のＭＳＴＣ＋信号の立上
りでＦ／Ｆ７８はセットされ、Ｑ端子出力ＥＮＤＸ−信
号は“０”となって、２つのゲートをたすき掛けに配置
したＦ／Ｆ７９セット る。

このＦ Ｆの出力ＳＦ４Ｇ＋信号とＭＳＴＣ−信号はＡ
ＮＤゲート８０‘こよりＳＦＴ４十信号を作り、この信
号は４進カウンタ８１を駆動する。なおＳＦＬ十信号は
、ゲート４１〜４３の入力となるだけでなく、ＣＧ２十
信号と共に先に触れたＣＵＮＰ＋信号の発生に用いられ
る。この４進カウンタ７９のＱ端子は、ＳＦＴ４十信号
が４発来ると“１”となり、その状態をＦ／Ｆ８２がＭ
ＳＴＣ＋信号の立上りで読み込む。こうして作られたＥ
ＮＤＹ＋信号をＦ／Ｆ８３がＭＳＴＣ−の立上りで読み
込んでＥＮＤ３十信号を発生する。またＦ／Ｆ８２のＱ
端子の信号はＦ／Ｆ７９をリセットし、これ以上ＳＦＴ
４十信号が発生しないようにすると共に、ＡＮＤゲート
８４を経て４進カウンタ８１をクリヤするのに用いられ
る。またＦ／Ｆ８３の出力ＥＮＤ３は、先に述べた第７
図のＡＮＤゲート６３の入力の１つとなっている。一方
先に説明したＳＦＴ８十信号は、第７図のＯＲゲート６
９によってＸＹＣＫ＋信号となり、シフトレジスタ５３
，５４に与えられ、左方向に８ビットシフトさせる。

その結果右の８ビットに空白のエリアが出来る。ここで
Ｆ／Ｆ７５の出力ＥＮＤＭ＋および発振器２４の出力Ｍ
ＳＴＣ十を入力とするＡＮＤゲ−ト８５の出力信号の、
ＯＲゲート６９を経たＸＹＣＫ＋パルス信号によって、
この８ビットのエーＪアにＰＡＬ２の出力を並列に読み
込むことになる。

この読み込まれた出力は、シフトレジスター８〜２０の
右端の４ビットがＡＤＣ５，でアドレス変換されたアド
レス情報をもとに作られたサブパターンメモリ５２のデ
ータに他ならない。なおシフトレジスタ５３および５４
に加わる並列入力か直列入力かを指示する制御信号は、
先述のＥＮＤＭ＋信号を第７図のＮＯＴゲート８６で反
転した制御信号ＸＹＰ，−であるが、今の場合“０”に
なっていてシフトレジスタ５３および５４に並列入力で
あることを指定している。なお以上の説明において、レ
ジスタとして１８〜２０，５３，５４は大体同性質のも
のであり、それに適した集積回路を多数集めて形成でき
る。

しかしラインレジスタ４５は上記とは異なる種類の集積
回路を必要とする。以上述べたようにして第１０図ある
いは第１１図の動作を何回かくりかえすと、第４図のレ
ジスタ５３，５４に２ドットライン分のパターンが入る
ことになる。

もちろん、このレジスタのサイズはしジスタ１８，１９
，２０の幅の２倍である。ここでＲＱＤに信号バス１４
１，１４２、ゲート５５，および信号バス１４５を通し
てパターンデータを送ると共に、信号線１４６によって
このデータを読むためのストロフパルスを送り出せばよ
い。その発生方法については後に述べる。ゲート回路５
５は信号バス１４１および１４２を選ぶか信号バス１４
３を選ぶかするための回路である。第５図のＭＯＤＥ＋
信号の立上りによって、ＲＱＤからのデータバス１１３
に内容を第７図のＦ／Ｆ３１が読み取る。このＦ／Ｆの
出力信号ＥＸＴＭ＋は第４図に示すように制御線１４４
によりゲ−ト回路５５に導かれている。この信号が“０
”の時ゲート回路５５はバス１４３のデータを、“１”
の時バス１４１，１４２の内容をバス１４５に出力する
ように構成されている。第１４図および第１５図は、信
号線１４６にのせるストロブ信号をいかに作るかを説明
すると共に、作業終了を検出するためのタイムチャート
およびその回路構成を示したものである。

ここで第７図を併せ参照し乍ら説明すると、先に述でた
ＣＧ２十信号およびＳＦＴ４十信号を入力とするオアゲ
ート９２（第７図）で作られたＣＵＮＰ＋信号は、第１
５図の２鴎星カウンタ９３のクロック端子に導かれ、こ
のカウンタの出力端子ＱはＦ／Ｆ９４のＤ端子に導かれ
る。このＦ／ＦのＣ端子には発振器２４の出力ＭＳＴＣ
＋が導かれている。またその出力端子Ｑの出力はＡＮＤ
ゲート９５の入力へ導かれる。またィニシャラィズ信号
ＩＮＴＩ＋は第７図のゲート９６で反転してゲート９５
とＦ／Ｆ９４のクリア端子に導かれる。ゲート９５の出
力より信号ＣＵＮＲ−が取り出され、これはカウンタ９
３のクリア端子に導かれると共にＦ／Ｆ９１のクリア端
子にも導かれる。ここで８進カウンタ７４、４進カウン
タ８１、および２心隼カウンタ９３について説明をして
おくと、様子Ｃはクロックを入れる端子であり、このク
ロック端子に与えられた信号を教えるのである。

Ｑ端子は８進カゥンタであればクロックを８発数えた時
“１”となるる端子であり、ＣＩ端子はカゥンタを初期
状態にする端子である。したがってＣＵＮＲ−信号より
後に来たＥＮＤ２十信号あるいはＥＮＤ，十信号はＥＮ
Ｄ−信号とはならないので、第１０図および第１２図の
ような動作はもう起らない。すなわちＣＵＮＲ十信号が
信号線１４６に乗せるストロブ信号として得られたこと
になる。以上で第４図を中心として２倍に拡大する場合
について述べたが、２倍、３倍などに拡大することも可
能であり、また拡大しないで補間することも可能である
。

すなわち、３倍、４倍などのときはカウンタやレジスタ
の大きさをその倍数に応じて変更すればよい。また拡大
しないパターンをＲＱＤが要求する場合は、第７図のＦ
／Ｆ９１のＱ出力が“０”であるので、レジスタ１９に
読み込まれたデータが信号線１４３にあらわれる。こね
場合信号線１４６に乗る信号として第５図のＣＬＫＣ＋
をＥＸＴＭ−とＡＮＤして用いる。すなわちＥＸＴＭ＋
信号によって切換することのできる図示してないストロ
ブ信号用ゲート回路によってＣＵＮＲ＋を選んで、信号
線１４６にのせる。なお本発明においては、以上のよう
に１倍、２倍、３倍、・・・・・・と種々の倍数のもの
が選べるが、これらの回路を複数組具えた装置を用意す
れば、ＲＱＤよりの要求によって任意のサイズで応答す
ることも可能である。更に細部の点について述べれば、
第４図においてレジスタ１８〜２０，５３，５４等に並
列入力式のシフトレジスタを用いたが、これをランダム
アクセスメモリとゲート回路を組合せても構成できる。

また、レジスター２，１３，１５等のデー夕をマイクロ
コンピュ−夕によって読んで、後は、マイクロコンピュ
ータのプログラムによって処理して信号線１４５にデー
タを送り出すことも可能である。ただしこの場合速度は
、遅くなるという欠点がある。第４図のＡＤＣ５１に与
えられらるアドレス線の数は、この例では全部でＩＺ本
であることを述べたが、この場合ＡＤＣの出力線１３３
も１２本としてすべてのアドレスを変換できるようにし
、ＰＡＴ５２のメモリ容量を２１２語（この例では１語
１６ビット）とすれば、すべての部分パターンを変換で
きることになる。

したがってこの場合単に拡大のみならず、太くすること
も可能となる。すなわち源パターンと同サイズで単に太
い文字パターンの必要な場合にも、第４図の回路は応用
できる。また、ＰＡも２の内容を書き変えることによに
１ドットラインのビット幅をｍ／ｎ倍（ｍ，ｎは自然数
）とすることもできる。また上記の実施例においては、
拡大途中に補間を行なったが、拡大後に第４図の実施例
の回路を用いて補間することができる。

本発明は以上説明したように、ドットマトリックスの凹
凸がなめらかになって文字パターンを得ることができる
。

特にドットマトリックスの拡大と並行して行えば極めて
効果が大きいものである。また副効果として、文字を太
くするようなことも可能である。

【図面の簡単な説明】

第１図は文字パターンの一例を示した図、第２図は第１
図のパターンを本発明により凹凸を補間して得た図、第
３図は本発明の文字パターン発生器の情報処理装置全体
における位置を示した図、第４図は本発明の文字パター
ン発生器をブロックで示した図、第５図は第４図の装置
の１部の動作をあらわすタイムチャートを示した図、第
６図は第５図の動作を行う部分の回路図、第７図はタイ
ミング発生回路の一部を示す図、第８図は第１図の第１
〜３ドットラインまでを抜出して示した図、第９図は補
間用部分パターンの一例を示した図、第１０図は補間し
ない場合の一部動作のタイムチャートを示した図、第１
１図は補間した場合のタイムチャートを示した図、第１
２図は第１０図の動作を行う回路を示した図、第１３図
は第１１図の動作を行う回路を示した図、第１４図は作
業終了を検出するための動作のタイムチャートを示した
図、第１５図は第１４図の動作を行う回路を示した図で
ある。 記号の説明：１‘ま文字パターン発生器、２は計算機、
３は出力装置、１１はタイミング発生回路、１２はモー
ドＦ／Ｆ、１３はコードレジスタ、１５はラインレジス
タ、１６は文字パターン記憶回路、１７は引算回路、１
８〜２川ましジスタ、５１はアドレス変換器、５２はサ
ブパターンメモリ、５３および５４はしジスタ、５５は
ゲート回路をそれぞれ示している。 第１図 第２図 第３図 第５図 卵ム図 第６図 第７図 が８図 第９図 弟ｌ０図 第１１図 第１２図 芥仏図 第１３図 界’５図

Claims (1)

【特許請求の範囲】
1. １ ドツトマトリツクスによる文字パターンを発生する
   装置において、あらかじめ設定された補間のための部分
   パターンと、この部分パターンに基づいてドツトマトリ
   ツクスを補間する必要があるかどうかを判断する手段を
   備え、ドツトマトリツクスの凹凸を補間するようにした
   パターン変形可能な文字パターン発生器。