JPH05259922A - 可変長符号化器 - Google Patents
可変長符号化器Info
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- JPH05259922A JPH05259922A JP5181392A JP5181392A JPH05259922A JP H05259922 A JPH05259922 A JP H05259922A JP 5181392 A JP5181392 A JP 5181392A JP 5181392 A JP5181392 A JP 5181392A JP H05259922 A JPH05259922 A JP H05259922A
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Abstract
(57)【要約】
【目的】 入力サンプルレートと同じ速度で連続ビット
列を作成できる。 【構成】 ２ｎビットのビット列を入力して適切な量だ
けMSB側にシフトしてMSB側のｎビットを出力するバレル
シフタ１５と、バレルシフタ１５の出力を格納するフリ
ップフロップ１６と、その出力と現サイクルの符号入力
をつなぎ合わせて有効なビット列をMSB側にシフトして
出力するバレルシフタ１７と、その出力を格納するフリ
ップフロップ１８と、可変長符号の有効ビット数を入力
してバレルシフタ１７のシフト量とフリップフロップ１
７に連続ビット列がｎビットそろったことを後段回路に
伝える出力表示信号を出力する制御回路とを備えてい
る。繰越ビットを算出する部分と連続ビット列を算出す
る部分とを独立しているため、入力サンプルレートと同
じ速度で動作させることができる。
列を作成できる。 【構成】 ２ｎビットのビット列を入力して適切な量だ
けMSB側にシフトしてMSB側のｎビットを出力するバレル
シフタ１５と、バレルシフタ１５の出力を格納するフリ
ップフロップ１６と、その出力と現サイクルの符号入力
をつなぎ合わせて有効なビット列をMSB側にシフトして
出力するバレルシフタ１７と、その出力を格納するフリ
ップフロップ１８と、可変長符号の有効ビット数を入力
してバレルシフタ１７のシフト量とフリップフロップ１
７に連続ビット列がｎビットそろったことを後段回路に
伝える出力表示信号を出力する制御回路とを備えてい
る。繰越ビットを算出する部分と連続ビット列を算出す
る部分とを独立しているため、入力サンプルレートと同
じ速度で動作させることができる。
Description
【０００１】
【産業上の利用分野】この発明は、情報サンプルの発生
頻度に基づいて各情報サンプルの符号語長を可変にする
ことにより平均符号語長を短くする可変長符号化器にお
いて、発生した可変長符号語を連続したビット列に変換
する回路に関するものである。
頻度に基づいて各情報サンプルの符号語長を可変にする
ことにより平均符号語長を短くする可変長符号化器にお
いて、発生した可変長符号語を連続したビット列に変換
する回路に関するものである。
【０００２】
【従来の技術】可変長符号化は、固定長の情報サンプル
に対して発生頻度の高い情報サンプルには短い符号を割
り当て、発生頻度の低い情報サンプルには長い符号語を
割り当てて、トータルの発生情報量を小さくする符号化
方式である（参考：情報理論、瀧 保夫著、岩波書店、
P66-68、3.4情報源の符号化、1978.6.27日発行）。可変
長符号化器では変換された可変長符号語をさらに連続し
たビット列に変換する必要があり、この連続ビット列変
換器では可変長符号語の最大符号語長分のデータが並列
に入力され、また同ビット数分の並列データとして連続
ビット列が出力される。この様な可変長符号の連続ビッ
ト列変換器として一般的な構成例を図２に示す。同図で
は最大符号長がｎビットの可変長符号とその可変長符号
に対応した有効ビット数が並列データとして入力され
る。入力された可変長符号はその可変長符号の有効ビッ
ト数に基づいて連続ビット列に変換され、ｎビットの並
列なデータ列として出力される。図２の連続ビット列変
換器は端子として、可変長符号CODE1〜CODEnの入力端子
２１と、可変長符号の有効ビット数LNGT1〜LNGTmの入力
端子２２と、可変長符号の連続ビット列STRNG1〜STRNGn
をｎビットの並列データSTRNG1〜STRNGnとして出力する
出力端子２３と、連続ビット列がｎビットそろったこと
を示す出力表示信号FULLを後段回路に伝える出力表示端
子２４と、生成途中の連続ビット列に入力可変長符号を
つなぐとき、並列出力長（ｎビット）を越えた場合、次
の可変長符号入力を一時止めることを示す信号WAITを前
段回路に伝える表示端子２５とを持つ。そして、入力符
号をｎビットの範囲内で任意のビット数分だけMSB（COD
En)側にローテートシフトして出力するローテート回路
２６（LOTATE）と、ローテート回路の出力を書き込む第
１のフリップフロップ２７（F/F）と、ローテート回路
２６の出力と第１のフリップフロップ２７の出力とのう
ちどちらか一方を選択して出力するセレクタ２８（SE
L）と、セレクタ２８のｎビット出力のうちLSB側の指定
されたビット数分だけ書き込む第２のフリップフロップ
２９（M-F/F）とを設け、且つローテート回路２６のロ
ーテートシフト量、セレクタ２８の出力信号の選択、第
２のフリップフロップ２９へのｎビット入力のうち、書
き込まれるビット数の判定、出力表示端子２３への出力
出力表示信号の発生、入力待ち信号の発生をおこなう制
御回路３０（CNT）を設けている。
に対して発生頻度の高い情報サンプルには短い符号を割
り当て、発生頻度の低い情報サンプルには長い符号語を
割り当てて、トータルの発生情報量を小さくする符号化
方式である（参考：情報理論、瀧 保夫著、岩波書店、
P66-68、3.4情報源の符号化、1978.6.27日発行）。可変
長符号化器では変換された可変長符号語をさらに連続し
たビット列に変換する必要があり、この連続ビット列変
換器では可変長符号語の最大符号語長分のデータが並列
に入力され、また同ビット数分の並列データとして連続
ビット列が出力される。この様な可変長符号の連続ビッ
ト列変換器として一般的な構成例を図２に示す。同図で
は最大符号長がｎビットの可変長符号とその可変長符号
に対応した有効ビット数が並列データとして入力され
る。入力された可変長符号はその可変長符号の有効ビッ
ト数に基づいて連続ビット列に変換され、ｎビットの並
列なデータ列として出力される。図２の連続ビット列変
換器は端子として、可変長符号CODE1〜CODEnの入力端子
２１と、可変長符号の有効ビット数LNGT1〜LNGTmの入力
端子２２と、可変長符号の連続ビット列STRNG1〜STRNGn
をｎビットの並列データSTRNG1〜STRNGnとして出力する
出力端子２３と、連続ビット列がｎビットそろったこと
を示す出力表示信号FULLを後段回路に伝える出力表示端
子２４と、生成途中の連続ビット列に入力可変長符号を
つなぐとき、並列出力長（ｎビット）を越えた場合、次
の可変長符号入力を一時止めることを示す信号WAITを前
段回路に伝える表示端子２５とを持つ。そして、入力符
号をｎビットの範囲内で任意のビット数分だけMSB（COD
En)側にローテートシフトして出力するローテート回路
２６（LOTATE）と、ローテート回路の出力を書き込む第
１のフリップフロップ２７（F/F）と、ローテート回路
２６の出力と第１のフリップフロップ２７の出力とのう
ちどちらか一方を選択して出力するセレクタ２８（SE
L）と、セレクタ２８のｎビット出力のうちLSB側の指定
されたビット数分だけ書き込む第２のフリップフロップ
２９（M-F/F）とを設け、且つローテート回路２６のロ
ーテートシフト量、セレクタ２８の出力信号の選択、第
２のフリップフロップ２９へのｎビット入力のうち、書
き込まれるビット数の判定、出力表示端子２３への出力
出力表示信号の発生、入力待ち信号の発生をおこなう制
御回路３０（CNT）を設けている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな構成の回路では連続ビット列を構成中にｎビットを
越えた場合、ｎビットの連続ビット列を生成する動作と
次のサイクルへ繰り越すビット列を生成する動作を同一
回路で行うため、２サイクルに分けて動作させる必要が
あった。従って、全処理にかかるサイクル数は最悪の場
合全サンプル数の２倍となる。よってリアルタイムで処
理を行うためには前記構成の回路を入力サンプルレート
の２倍以上で動作させる必要があった。また、前段回路
からの符号入力を制御しなければならず、前段回路を複
雑にしていた。さらに、制御回路においては、ローテー
ト回路におけるローテートシフト量算出、セレクタの出
力信号の選択、第２のフリップフロップに書き込むビッ
ト数の判定、出力表示端子への出力出力表示信号の発
生、入力待ち信号の発生、なる制御をおこなわねばなら
ず、制御が複雑であった。したがって、この発明は、可
変長符号入力のサンプルレートと同等の速度で回路を動
作でき、前段回路の可変長符号出力が簡単となり、且つ
制御回路の制御が簡単となる回路構成を提供することを
目的とする。
うな構成の回路では連続ビット列を構成中にｎビットを
越えた場合、ｎビットの連続ビット列を生成する動作と
次のサイクルへ繰り越すビット列を生成する動作を同一
回路で行うため、２サイクルに分けて動作させる必要が
あった。従って、全処理にかかるサイクル数は最悪の場
合全サンプル数の２倍となる。よってリアルタイムで処
理を行うためには前記構成の回路を入力サンプルレート
の２倍以上で動作させる必要があった。また、前段回路
からの符号入力を制御しなければならず、前段回路を複
雑にしていた。さらに、制御回路においては、ローテー
ト回路におけるローテートシフト量算出、セレクタの出
力信号の選択、第２のフリップフロップに書き込むビッ
ト数の判定、出力表示端子への出力出力表示信号の発
生、入力待ち信号の発生、なる制御をおこなわねばなら
ず、制御が複雑であった。したがって、この発明は、可
変長符号入力のサンプルレートと同等の速度で回路を動
作でき、前段回路の可変長符号出力が簡単となり、且つ
制御回路の制御が簡単となる回路構成を提供することを
目的とする。
【０００４】
【課題を解決するための手段】本発明は、連続ビット列
を生成したときにｎビットに満たない連続ビット列であ
る繰越ビットをｎビットのLSB側に詰めて格納する第１
のフリップフロップを備えている。また、その繰越ビッ
ト列（ｎビット）を上位に、また有効な現入力可変長符
号をMSB側に詰めた符号列（ｎビット）を下位にして２
ｎビット列として入力され、その２ｎビットに対して入
力符号の有効ビット数だけMSB側にシフトして上位ｎビ
ットを繰越ビット列として第１の前記フリップフロップ
に出力する第１のバレルシフタとを備えている。
を生成したときにｎビットに満たない連続ビット列であ
る繰越ビットをｎビットのLSB側に詰めて格納する第１
のフリップフロップを備えている。また、その繰越ビッ
ト列（ｎビット）を上位に、また有効な現入力可変長符
号をMSB側に詰めた符号列（ｎビット）を下位にして２
ｎビット列として入力され、その２ｎビットに対して入
力符号の有効ビット数だけMSB側にシフトして上位ｎビ
ットを繰越ビット列として第１の前記フリップフロップ
に出力する第１のバレルシフタとを備えている。
【０００５】また、繰越ビット列（ｎビット）を上位
に、また有効な現入力可変長符号をMSB側に詰めた符号
列（ｎビット）を下位にして２ｎビット列として入力さ
れ、その２ｎビットに対して第１のフリップフロップに
格納されているｎビットのうち繰越ビット以外のビット
数（空きビット数）だけMSB側にシフトし、２ｎビット
のシフト結果のうち上位ｎビットを出力する第２のバレ
ルシフタを備えている。 また、第二のバレルシフタの
ｎビット出力を格納する第２のフリップフロップととを
備えている。そしてまた、第２のバレルシフタを制御
し、かつ有効ビットがｎビット揃ったことを示す出力表
示信号を出力する制御回路を備えている。
に、また有効な現入力可変長符号をMSB側に詰めた符号
列（ｎビット）を下位にして２ｎビット列として入力さ
れ、その２ｎビットに対して第１のフリップフロップに
格納されているｎビットのうち繰越ビット以外のビット
数（空きビット数）だけMSB側にシフトし、２ｎビット
のシフト結果のうち上位ｎビットを出力する第２のバレ
ルシフタを備えている。 また、第二のバレルシフタの
ｎビット出力を格納する第２のフリップフロップととを
備えている。そしてまた、第２のバレルシフタを制御
し、かつ有効ビットがｎビット揃ったことを示す出力表
示信号を出力する制御回路を備えている。
【０００６】
【作用】可変長符号が入力されてから次の可変長符号が
入力されるまでを１サイクルとすると、第１のバレルシ
フタと第１のフリップフロップとにより、１サイクル内
で次サイクルへの繰越ビット列を生成する。つまり、現
サイクルの可変長符号入力と前サイクルから繰り越され
たビット列とをつなぎ合わせたときの最大符号語長（ｎ
ビット）をはみ出したビット列、または前記のようにつ
なぎ合わせたビット列がｎビットに満たないときにはつ
なぎ合わせた全ビット列が次サイクルの繰越ビット列と
なり、そのビット列をｎビット中のLSB側につめてｎビ
ットの並列データとして出力する。
入力されるまでを１サイクルとすると、第１のバレルシ
フタと第１のフリップフロップとにより、１サイクル内
で次サイクルへの繰越ビット列を生成する。つまり、現
サイクルの可変長符号入力と前サイクルから繰り越され
たビット列とをつなぎ合わせたときの最大符号語長（ｎ
ビット）をはみ出したビット列、または前記のようにつ
なぎ合わせたビット列がｎビットに満たないときにはつ
なぎ合わせた全ビット列が次サイクルの繰越ビット列と
なり、そのビット列をｎビット中のLSB側につめてｎビ
ットの並列データとして出力する。
【０００７】また、第２のバレルシフタと第２のフリッ
プフロップとにより、繰越ビット列と、現サイクルの可
変長符号入力とをつなぎ合わせて、ｎビットの連続ビッ
ト列を生成する。つまり、現サイクルの可変長入力をｎ
ビットの並列データにMSB側に詰めてｎビットのデータ
列として構成し、さらに同ｎビット列を新しく２ｎビッ
ト列のLSB側ｎビットとして、また第一バレルシフタ部
で生成されたｎビット列を同２ｎビット列のMSB側ｎビ
ットとして２ｎビット列を構成することにより、その２
ｎビット中に連続ビット列が生成され、その２ｎビット
列をMSB側にｉビット（但し、ｉは第一バレルシフタ部
の出力ｎビット中のMSB側空きビット数）だけシフトす
ることにより、その２ｎビット列のMSBから連続ビット
列が形成され（ｎビット以上そろった場合に）MSB側ｎ
ビット分を出力する。制御回路は、第２のバレルシフタ
におけるシフト量ｉの算出、第２のバレルシフタのｎビ
ット出力が有効なｎビット列であったときに同事象を後
段回路に伝える。
プフロップとにより、繰越ビット列と、現サイクルの可
変長符号入力とをつなぎ合わせて、ｎビットの連続ビッ
ト列を生成する。つまり、現サイクルの可変長入力をｎ
ビットの並列データにMSB側に詰めてｎビットのデータ
列として構成し、さらに同ｎビット列を新しく２ｎビッ
ト列のLSB側ｎビットとして、また第一バレルシフタ部
で生成されたｎビット列を同２ｎビット列のMSB側ｎビ
ットとして２ｎビット列を構成することにより、その２
ｎビット中に連続ビット列が生成され、その２ｎビット
列をMSB側にｉビット（但し、ｉは第一バレルシフタ部
の出力ｎビット中のMSB側空きビット数）だけシフトす
ることにより、その２ｎビット列のMSBから連続ビット
列が形成され（ｎビット以上そろった場合に）MSB側ｎ
ビット分を出力する。制御回路は、第２のバレルシフタ
におけるシフト量ｉの算出、第２のバレルシフタのｎビ
ット出力が有効なｎビット列であったときに同事象を後
段回路に伝える。
【０００８】
【実施例】図１に、本発明による可変長符号器における
連続ビット列変換器のブロック図を示す。図１の連続ビ
ット列変換器は、端子として、可変長符号CODE1〜CODEn
が並列に入力される入力端子１１と、可変長符号の有効
ビット数LNGT1〜LNGTmが並列に入力される入力端子１２
と、可変長符号の連続ビット列STRNG1〜STRNG2を最大符
号長（ｎビット）の並列データとして出力する出力端子
１３と、連続ビット列がｎビットそろったことを示す出
力表示信号FULLを後段回路（図示せず）に伝える出力表
示端子１４とを有する。
連続ビット列変換器のブロック図を示す。図１の連続ビ
ット列変換器は、端子として、可変長符号CODE1〜CODEn
が並列に入力される入力端子１１と、可変長符号の有効
ビット数LNGT1〜LNGTmが並列に入力される入力端子１２
と、可変長符号の連続ビット列STRNG1〜STRNG2を最大符
号長（ｎビット）の並列データとして出力する出力端子
１３と、連続ビット列がｎビットそろったことを示す出
力表示信号FULLを後段回路（図示せず）に伝える出力表
示端子１４とを有する。
【０００９】そして、回路構成は、２ｎビットのビット
列を入力して適切な量だけMSB側にシフトしてMSB側のｎ
ビットを出力するバレルシフタ１５（B-SFT）と、バレ
ルシフタ１５の出力を格納するフリップフロップ１６
（F/F）と、フリップフロップ１６の出力と現サイクル
の符号入力をつなぎ合わせて有効なビット列をMSB側に
シフトして出力するバレルシフタ１７（B-SFT）と、そ
のバレルシフタ１７の出力を格納するフリップフロップ
１８（F/F）と、および、可変長符号の有効ビット数を
入力してバレルシフタ１７のシフト量と、フリップフロ
ップ１７に連続ビット列がｎビットそろったことを後段
回路に伝える出力表示信号FULLを出力する制御回路１９
（CNT）と、から成る。
列を入力して適切な量だけMSB側にシフトしてMSB側のｎ
ビットを出力するバレルシフタ１５（B-SFT）と、バレ
ルシフタ１５の出力を格納するフリップフロップ１６
（F/F）と、フリップフロップ１６の出力と現サイクル
の符号入力をつなぎ合わせて有効なビット列をMSB側に
シフトして出力するバレルシフタ１７（B-SFT）と、そ
のバレルシフタ１７の出力を格納するフリップフロップ
１８（F/F）と、および、可変長符号の有効ビット数を
入力してバレルシフタ１７のシフト量と、フリップフロ
ップ１７に連続ビット列がｎビットそろったことを後段
回路に伝える出力表示信号FULLを出力する制御回路１９
（CNT）と、から成る。
【００１０】図３は可変長符号の例を示した図であり、
最大符号長４ビットで８個の情報サンプルa0〜a7を表わ
す例を示している。図４と図５は図１における各部での
符号の配列を示す図であり、図４（Ａ）は４ビット並列
入力（可変長符号の最大符号長）、図４（Ｂ）はバレル
シフタ１５の入力端子での符号配列、図４（Ｃ）はバレ
ルシフタ１５でのシフト動作後の符号配列、図４（Ｄ）
はフリップフロップ１６での符号配列、図５（Ａ）は図
４（Ｄ）と同じくフリップフロップ１６での符号配列、
図５（Ｂ）はバレルシフタ１７の入力端子での符号配
列、図５（Ｃ）はバレルシフタ１７でのシフト動作後の
符号配列、図５（Ｄ）はフリップフロップ１８での符号
配列を示すものであり、t1〜t6はサンプルサイクルを示
し、斜線で示したビットは無効ビットであることを示し
ている。
最大符号長４ビットで８個の情報サンプルa0〜a7を表わ
す例を示している。図４と図５は図１における各部での
符号の配列を示す図であり、図４（Ａ）は４ビット並列
入力（可変長符号の最大符号長）、図４（Ｂ）はバレル
シフタ１５の入力端子での符号配列、図４（Ｃ）はバレ
ルシフタ１５でのシフト動作後の符号配列、図４（Ｄ）
はフリップフロップ１６での符号配列、図５（Ａ）は図
４（Ｄ）と同じくフリップフロップ１６での符号配列、
図５（Ｂ）はバレルシフタ１７の入力端子での符号配
列、図５（Ｃ）はバレルシフタ１７でのシフト動作後の
符号配列、図５（Ｄ）はフリップフロップ１８での符号
配列を示すものであり、t1〜t6はサンプルサイクルを示
し、斜線で示したビットは無効ビットであることを示し
ている。
【００１１】次に、図１の連続ビット変換器の動作を図
４と図５とを用いて説明する。入力端子１１から並列に
入力される可変長符号CODE1-CODEn（ただし、この例で
はｎ＝４）はMSB側に詰められてｎビットデータとして
入力される（図４（Ａ）参照）。このとき、前サイクル
の繰越ビットはLSB側に詰められてｎビットデータとし
てのフリップフロップ１６に格納されている。バレルシ
フタ１５では２ｎビット入力のうち、フリップフロップ
１６の出力である前サイクルの繰越ビット列を上位ｎビ
ットに、また現サイクルの可変長入力を下位ｎビットに
入力する（図４（Ｂ）参照）。このときのバレルシフタ
１５の２ｎビット入力には繰越ビットと符号入力が連続
につながったビット列が形成されている。バレルシフタ
１５は、現サイクルの入力符号の有効ビット数分だけMS
B側にシフトしてMSB側のｎビットをフリップフロップ１
６に出力する（図４（Ｃ）参照）。そのフリップフロッ
プ１６の出力データが次サイクルへの繰り越しビットと
なるる（図４（Ｄ））。但し、繰越ビットはｎビットの
LSB側に詰まっており、LSBからどこまでが繰り越される
ビットかは制御回路が判定している。以上の動作を毎サ
イクル行うことにより繰越ビットが毎サイクル算出され
る。
４と図５とを用いて説明する。入力端子１１から並列に
入力される可変長符号CODE1-CODEn（ただし、この例で
はｎ＝４）はMSB側に詰められてｎビットデータとして
入力される（図４（Ａ）参照）。このとき、前サイクル
の繰越ビットはLSB側に詰められてｎビットデータとし
てのフリップフロップ１６に格納されている。バレルシ
フタ１５では２ｎビット入力のうち、フリップフロップ
１６の出力である前サイクルの繰越ビット列を上位ｎビ
ットに、また現サイクルの可変長入力を下位ｎビットに
入力する（図４（Ｂ）参照）。このときのバレルシフタ
１５の２ｎビット入力には繰越ビットと符号入力が連続
につながったビット列が形成されている。バレルシフタ
１５は、現サイクルの入力符号の有効ビット数分だけMS
B側にシフトしてMSB側のｎビットをフリップフロップ１
６に出力する（図４（Ｃ）参照）。そのフリップフロッ
プ１６の出力データが次サイクルへの繰り越しビットと
なるる（図４（Ｄ））。但し、繰越ビットはｎビットの
LSB側に詰まっており、LSBからどこまでが繰り越される
ビットかは制御回路が判定している。以上の動作を毎サ
イクル行うことにより繰越ビットが毎サイクル算出され
る。
【００１２】バレルシフタ１７では、前サイクルでのフ
リップフロップ１６に格納されていた現サイクルへの繰
越ビットｎビットを２ｎビットの上位として、また現サ
イクルの符号入力ｎビットを２ｎビットの下位として２
ｎビットが入力される（図５（Ａ）及び（Ｂ）参照）。
このときバレルシフタ１７の２ｎ入力には繰越ビットと
符号入力が連続につながったビット列が形成されてい
る。繰越ビットはLSB側に詰められているためその２ｎ
ビットのMSB側には空きビットがある。制御回路１９で
はその空きビット数を入力符号の有効ビット数から計算
し、バレルシフタ１７へ空きビット数だけMSB側にシフ
ト（シフト量＝ｎ−繰越ビット数）するように指示する
（図５（Ｃ）参照）。バレルシフタ１７はシフト結果
の上位ｎビットを出力する。その出力結果STRNG1〜STRN
GnはMSB側から有効ビット列が詰まっている。フリップ
フロップ１８は前記出力を格納する（図５（Ｄ）参
照））。このときフリップフロップ１８への出力がｎビ
ット全て有効なビット列であったとき、制御回路１９は
その事象を後段回路に示す出力表示信号FULLを出力す
る。以上の動作を１サイクル（符号が入力されてから次
の符号が入力されるまで）で行うことにより可変長符号
を連続なビット列に変換している。
リップフロップ１６に格納されていた現サイクルへの繰
越ビットｎビットを２ｎビットの上位として、また現サ
イクルの符号入力ｎビットを２ｎビットの下位として２
ｎビットが入力される（図５（Ａ）及び（Ｂ）参照）。
このときバレルシフタ１７の２ｎ入力には繰越ビットと
符号入力が連続につながったビット列が形成されてい
る。繰越ビットはLSB側に詰められているためその２ｎ
ビットのMSB側には空きビットがある。制御回路１９で
はその空きビット数を入力符号の有効ビット数から計算
し、バレルシフタ１７へ空きビット数だけMSB側にシフ
ト（シフト量＝ｎ−繰越ビット数）するように指示する
（図５（Ｃ）参照）。バレルシフタ１７はシフト結果
の上位ｎビットを出力する。その出力結果STRNG1〜STRN
GnはMSB側から有効ビット列が詰まっている。フリップ
フロップ１８は前記出力を格納する（図５（Ｄ）参
照））。このときフリップフロップ１８への出力がｎビ
ット全て有効なビット列であったとき、制御回路１９は
その事象を後段回路に示す出力表示信号FULLを出力す
る。以上の動作を１サイクル（符号が入力されてから次
の符号が入力されるまで）で行うことにより可変長符号
を連続なビット列に変換している。
【００１３】
【発明の効果】以上、詳細に説明したように、繰越ビッ
トを算出する部分と、入力符号の最大符号長と同じ長さ
（ｎビット）の連続ビット列を算出する部分とを独立に
設けたことにより、入力サンプルレートと同じ速度で動
作させることができ、入力符号を処理結果に依存せずに
入力できるため、前段回路の出力部が簡単になり、ま
た、制御回路における制御もバレルシフタのシフト量の
算出と連続ビット列が生成できたことの出力表示信号の
出力だけなので簡単になる。
トを算出する部分と、入力符号の最大符号長と同じ長さ
（ｎビット）の連続ビット列を算出する部分とを独立に
設けたことにより、入力サンプルレートと同じ速度で動
作させることができ、入力符号を処理結果に依存せずに
入力できるため、前段回路の出力部が簡単になり、ま
た、制御回路における制御もバレルシフタのシフト量の
算出と連続ビット列が生成できたことの出力表示信号の
出力だけなので簡単になる。
【図１】本発明における連続ビット変換器のブロック図
【図２】従来の連続ビット変換器のブロック図
【図３】可変長符号の一例を示す説明図
【図４】図１における各部の符号配列を示す説明図
【図５】図１における各部の符号配列を示す説明図
１５ バレルシフタ(B-SFT) １６ フリップフロップ(F/F) １７ バレルシフタ(B-SFT) １８ フリップフロップ(F/F) １９ 制御回路
Claims (1)
- 【請求項１】 情報サンプルの発生頻度に基づいて各情
報サンプルの符号語長を可変にすることにより平均符号
語長を短くする可変長符号化器において、 最大符号長をｎビットとして、連続ビット列を生成した
ときにｎビットに満たない連続ビット列である繰越ビッ
トをｎビットのLSB側に詰めて格納する第１のフリップ
フロップと、 第１の前記フリップフロップの出力であるｎビットの前
記繰越ビット列を上位に、また有効な現入力可変長符号
をMSB側に詰めたｎビットの入力符号列を下位にして２
ｎビット列として入力され、その２ｎビットに対して入
力符号の有効ビット数だけMSB側にシフトして上位ｎビ
ットを繰越ビット列として第１の前記フリップフロップ
に出力する第１のバレルシフタと、 第１の前記フリップフロップの出力であるｎビットの前
記繰越ビット列を上位に、また有効な現入力符号をMSB
側に詰めたｎビットの入力符号列を下位にして２ｎビッ
ト列として入力し、該２ｎビットに対して第１のフリッ
プフロップに格納されているｎビットのうち繰越ビット
以外のビット数（空きビット数）だけ、MSB側にシフト
し、２ｎビットのシフト結果のうち上位ｎビットを出力
する第２のバレルシフタと、 第２の前記バレルシフタのｎビット出力を格納する第２
のフリップフロップと、 第２の前記バレルシフタのシフト量を算出して第２のバ
レルシフタに指示し、また第２のフリップフロップにｎ
ビットの連続ビット列が生成されたときにその事象を後
段回路に伝達する制御回路とを、 設けたことを特徴とする可変長符号化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181392A JPH05259922A (ja) | 1992-03-10 | 1992-03-10 | 可変長符号化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181392A JPH05259922A (ja) | 1992-03-10 | 1992-03-10 | 可変長符号化器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259922A true JPH05259922A (ja) | 1993-10-08 |
Family
ID=12897354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181392A Pending JPH05259922A (ja) | 1992-03-10 | 1992-03-10 | 可変長符号化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259922A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0666652A1 (fr) * | 1994-02-04 | 1995-08-09 | STMicroelectronics S.A. | Etage de décalage pour décodeur de codes numériques de longueurs variables |
-
1992
- 1992-03-10 JP JP5181392A patent/JPH05259922A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0666652A1 (fr) * | 1994-02-04 | 1995-08-09 | STMicroelectronics S.A. | Etage de décalage pour décodeur de codes numériques de longueurs variables |
| FR2716054A1 (fr) * | 1994-02-04 | 1995-08-11 | Sgs Thomson Microelectronics | Etage de décalage pour décodeur de codes numériques de longueurs variables. |
| US5666115A (en) * | 1994-02-04 | 1997-09-09 | Sgs-Thomson Microelectronics, S.A. | Shifter stage for variable-length digital code decoder |
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