JPH05259923A - 可変長符号化器 - Google Patents

Abstract

(57)【要約】 【目的】 可変長符号器の連続ビット列変換器におい
て、リアルタイム動作を可能とする。 【構成】 繰越ビット列を格納するレジスタ１６と、そ
の繰越ビット列を上位に、また有効な現入力可変符号を
上位側に詰めたｎビットの入力符号列を下位にして、２
ｎビット列として入力されるバレルシフタ１５と、出力
すべき連続ビット列を格納するレジスタ１７と、そのバ
レルシフタシフト量を切り替えて与えるセレクタ１８
と、それらを制御する制御回路１９とを備えている。バ
レルシフタ１５による、繰越ビットを算出する動作と連
続ビット列を算出する動作とを時分割的に行わせている
ため、入力サンプルレートと同じ速度で動作させること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、情報サンプルの発生
頻度に基づいて各情報サンプルの符号語長を可変にする
ことにより平均符号語長を短くする可変長符号化器にお
いて、発生した可変長符号語を連続したビット列に変換
する回路に関するものである。

【０００２】

【従来の技術】可変長符号化は、固定長の情報サンプル
に対して発生頻度の高い情報サンプルには短い符号を割
り当て、発生頻度の低い情報サンプルには長い符号語を
割り当てて、トータルの発生情報量を小さくする符号化
方式である（参考：情報理論、瀧 保夫著、岩波書店、
P66-68、3.4情報源の符号化、1978.6.27発行）。可変長
符号化器では変換された可変長符号語をさらに連続した
ビット列に変換する必要があり、この連続ビット列変換
器では可変長符号語の最大符号語長分のデータが並列に
入力され、また同ビット数分の並列データとして連続ビ
ット列が出力される。

【０００３】この様な可変長符号の連続ビット列変換器
として一般的な構成例を図５に示す。同図では最大符号
長がｎビットの可変長符号とその可変長符号に対応した
有効ビット数が並列データとして入力される。入力され
た可変長符号はその可変長符号の有効ビット数に基づい
て連続ビット列に変換され、ｎビットの並列なデータ列
として出力される。図５の連続ビット列変換器は端子と
して、可変長符号CODE1〜CODEnの入力端子２１と、可変
長符号の有効ビット数LNGT1〜LNGTmの入力端子２２と、
可変長符号の連続ビット列STRNG1〜STRNGnをｎビットの
並列データSTRNG1〜STRNGnとして出力する出力端子２３
と、連続ビット列がｎビットそろったことを示す出力表
示信号FULLを後段回路に伝える出力表示端子２４と、生
成途中の連続ビット列に入力可変長符号をつなぐとき、
並列出力長（ｎビット）を越えた場合、次の可変長符号
入力を一時止めることを示す信号WAITを前段回路に伝え
る表示端子２５とを持つ。

【０００４】そして、入力符号をｎビットの範囲内で任
意のビット数分だけLSB（CODEn)側にローテートシフト
して出力するローテート回路２６（LOTATE）と、ローテ
ート回路の出力を書き込む第１のフリップフロップ２７
（F/F）と、ローテート回路２６の出力と第１のフリッ
プフロップ２７の出力とのうちどちらか一方を選択して
出力するセレクタ２８（SEL）と、セレクタ２８のｎビ
ット出力のうちLSB側の指定されたビット数分だけ書き
込む第２のフリップフロップ２９（M-F/F）とを設け、
且つローテート回路２６のローテートシフト量、セレク
タ２８の出力信号の選択、第２のフリップフロップ２９
へのｎビット入力のうち書き込まれるビット数の判定、
出力表示端子２３への出力表示信号の発生、入力待ち信
号の発生をおこなう制御回路３０(CNT)を設けている。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな連続ビット列変換器では、入力可変長符号COD1〜CO
Dnがローテート回路２６を介して、フリップフロップ２
７に書き込まれるとき、ｎビットからはみ出した場合に
は、次のサイクルの連続ビット列作成は試みず、制御回
路３０から入力待ち信号WAITを出し、符号入力を止め、
フリップフロップ２７に格納されている前サイクルのは
み出し符号をセレクタ２８を介してフリップフロップ２
９に書き込む必要があり、リアルタイム動作を行うこと
ができなかった。従って、本発明の目的は、入力を制御
せずにリアルタイムで動作可能な連続ビット列変換器構
成を提供することにある。

【０００６】

【課題を解決するための手段】本発明は、可変長符号化
器における連続ビット列変換器に関するものであり、繰
越ビット列を格納する第１のレジスタと、その繰越ビッ
ト列を上位に、また有効な現入力可変符号を上位側に詰
めたｎビットの入力符号列を下位にして２ｎビット列と
して入力されるバレルシフタと、出力すべき連続ビット
列を格納する第２のレジスタと、そのバレルシフタシフ
ト量を切り替えて与えるセレクタと、それらを制御する
制御回路と、を備えている。

【０００７】

【作用】第１のレジスタは、最大符号長をｎビットとし
た場合、連続ビット列を生成したときにｎビットに満た
ない連続ビット列である繰越ビットを、ｎビットの下位
側に詰めて格納する。バレルシフタは、２ｎビットの入
力に対して、サイクルの前半においては、入力可変長符
号列の有効ビット数だけ上位側にシフトしてその上位ｎ
ビットを出力する。また、サイクルの後半においては、
第１の前記レジスタに格納されているｎビットのうち繰
越ビット以外のビット数（空きビット数）だけ、上位側
にシフトし、その上位ｎビットを出力する。第２のレジ
スタは、このバレルシフタにおいて連続ビット列が発生
したときに該連続ビット列を格納する。セレクタは、現
入力の可変長符号に対応した有効ビット数と、第１のレ
ジスタに格納されているｎビットのうち繰越ビット以外
のビット数（空きビット数）のどちらか一方を選択し、
バレルシフタにシフト量を指示する。制御回路は、現入
力の可変長符号に対応した有効ビット数が入力され、第
１の前記レジスタに格納されているｎビットのうち繰越
ビット以外のビット数（空きビット数）をセレクタの２
入力の一方に出力し、且つセレクタの選択制御を行う信
号をセレクタの制御入力に出力する。

【０００８】

【実施例】図１に、本発明による可変長符号器の要部で
ある連続ビット列変換器のブロック図を示す。図１の連
続ビット列変換器は、端子として、可変長符号CODE1〜C
ODEnが並列に入力される入力端子１１と、可変長符号の
有効ビット数LNGT1〜LNGTmが並列に入力される入力端子
１２と、可変長符号の連続ビット列STRNG1〜STRNG2を最
大符号長（ｎビット）の並列データとして出力する出力
端子１３と、連続ビット列がｎビットそろったことを示
す出力表示信号FULLを後段回路（図示せず）に伝える出
力表示端子１４とを有する。

【０００９】そして、回路構成は、２ｎビットのビット
列を入力してシフト量入力で指定されたビット数だけ上
位にシフトして２ｎビットのシフト結果から上位ｎビッ
トを出力するバレルシフタ１５（B-SFT）と、バレルシ
フタ１５の繰越ビット出力を格納するレジスタ１６（RE
ST-REG）と、バレルシフタ１５の連続ビット列出力を格
納するレジスタ１７（OUT-REG）と、バレルシフタ１５
の２種類のシフト量入力のうちどちらか一方を選択して
出力するセレクタ１８（SEL）と、および、可変長符号
の有効ビット数を基にして、バレルシフタ１５の連続ビ
ット列を出力する際のシフト量を算出し、セレクタ１８
の選択制御信号を出力し、レジスタ１７に連続ビット列
がｎビットそろったことを後段回路に伝える出力表示信
号FULLを出力する制御回路１９と、から成る。

【００１０】図２は可変長符号の例を示した図であり、
最大符号長４ビットで８個の情報サンプルa1〜a7を表わ
す例を示している。図３と図４とは図１における各部で
の符号の配列を示す図であり、図３は連続ビット変換動
作時を示し、図４は繰越しビット発生時を示している。
図３（Ａ）は４ビット並列入力（可変長符号の最大符号
長）、図３（Ｂ）はバレルシフタ１５の入力端子での符
号配列、図３（Ｃ）はバレルシフタ１５でのシフト動作
後の符号配列、図３（Ｄ）はレジスタ１６での符号配
列、図４（Ａ）は図３（Ａ）と同じく４ビット並列入
力、図４（Ｂ）はバレルシフタ１５の入力端子での符号
配列、図４（Ｃ）はバレルシフタ１５でのシフト動作後
の符号配列、図４（Ｄ）はレジス１７での符号配列を示
すものであり、t1〜t5はサンプルサイクルを示し、斜線
で示したビットは無効ビットであることを示している。

【００１１】次に、図１の連続ビット変換器の動作を、
説明する。入力端子１１から並列に入力された可変長符
号CODE1〜CODEnのｎビット（無効ビットを含む最大符号
長）は、バレルシフタ１５の２ｎ入力の下位ｎビットに
入力される。バレルシフタ１５の２ｎビット入力のうち
上位ｎビットにはレジスタ１６の出力ｎビットが入力さ
れる。入力端子１２から入力された有効ビット数LNGT1
〜LNGTmは、セレクタ１８の一入力と制御回路１９に入
力される。制御回路１９からは、バレルシフタ１５から
連続ビット列を出力するためのシフト量がセレクタ１８
の一入力に出力され、セレクタ１８の選択制御を行う信
号がセレクタ１８の制御入力に出力され、さらにレジス
タ１７に連続ビット列がｎビットそろったことを後段回
路に伝える出力表示信号FULLが出力表示端子１４に出力
される。セレクタ１８の出力はバレルシフタ１５のシフ
ト量入力端子に出力される。バレルシフタ１５の出力は
レジスタ１６とレジスタ１７に出力される。レジスタ１
７のｎビットの並列な連続ビット列出力STRNG1〜STRNGn
は出力端子１３に出力される。

【００１２】連続ビット列の発生はバレルシフタ１５に
おいて１サイクルの前半で行われ、繰越ビットの発生は
やはりバレルシフタ１５において１サイクルの後半で行
われる。よってレジスタ１７では１サイクル前半の最後
にバレルシフタ１５の連続ビット列出力が格納され、レ
ジスタ１６では１サイクル後半の最後にバレルシフタ１
５の繰越ビット出力が格納される。セレクタ１８では連
続ビット列出力用のシフト量と繰越ビット出力用のシフ
ト量が、１サイクルの前半と後半にそれぞれ出力され
る。このように連続ビット列発生と繰越ビット発生と
が、バレルシフタ１５において１サイクルの中で時分割
に行われることにより、連続ビット列が発生される。

【００１３】次に、図１の連続ビット列変換動作を図３
を参照して説明する。１サイクルの前半に行われる連続
ビット列の発生において、バレルシフタ１５では前サイ
クルから繰り越された繰越ビット（前サイクルで連続ビ
ット列を発生したときにｎビットを越えたビット、ただ
し連続ビット列がｎビット未満であったときはｎビット
に満たない連続ビット列全てが繰越ビットとなる）と、
入力された可変長符号CODE1〜CODEn（図３（Ａ）参照）
とが、つなぎ合わせられｎビットの連続ビット列の発生
が試みられる。バレルシフタ１５の２ｎビット入力のう
ち、上位ｎビットには前サイクルからの繰越ビットがｎ
ビットの下位側に詰められた状態で入力され、２ｎビッ
トの下位ｎビットには入力されてきた可変長符号CODE1
〜CODEnが上位に詰められた状態で入力される（図３
（Ｂ）参照）。

【００１４】同時に制御回路１９では繰越ビットｎビッ
トのうちの上位の空きビット数が算出され、その空きビ
ット数がセレクタ１８を介してバレルシフタ１５のシフ
ト量入力に出力される。またこのときセレクタ１８の選
択制御信号も制御回路１９から出力され、シフト量の選
択が行われる。バレルシフタ１５ではそのシフト量に応
じて２ｎビット入力が上位にシフトされ出力される。こ
のとき必ず出力では最上位ビットから連続したビット列
が現れている（図３（Ｃ）参照）。その出力の上位ｎビ
ットがレジスタ１７において現サイクル前半の最後に格
納される（図３（Ｄ）参照）。このときバレルシフタ１
５の出力の連続ビット列がｎビット以上であるとき制御
回路１９から出力表示信号FULLが出力される。

【００１５】次に、図１の繰越ビット発生動作を図４を
参照して説明する。１サイクルの後半に行われる繰越ビ
ットの発生において、バレルシフタ１５では１サイクル
前半の連続ビット列発生のときと同じ信号が入力されて
おり、前サイクルから繰り越された繰越ビット（図４
（Ｄ）参照）と、入力された可変長符号CODE1〜CODEn
（図４（Ａ）参照）から、次サイクルへの繰越ビットが
算出される。第１のバレルシフタ１５の２ｎビット入力
のうち、上位ｎビットには前サイクルからの繰越ビット
がｎビットの下位側に詰められた状態で入力され、２ｎ
ビットの下位ｎビットには入力されてきた可変長符号CO
DE1〜CODEnが上位に詰められた状態で入力される（図４
（Ｂ）参照）。

【００１６】同時に入力の可変長符号CODE1〜CODEn対応
した有効ビット数LNGT1〜LNGTmが、セレクタ１８を介し
てバレルシフタ１５のシフト量入力に出力される。また
このときセレクタ１８の選択制御信号は制御回路１９か
ら出力されてシフト量の選択が行われる。バレルシフタ
１５ではシフト量に応じて２ｎビット入力が上位にシフ
トされ出力される。このときシフト出力の上位ｎビット
には必ず最下位ビットから連続したビット列が現れてい
る。すなはち次サイクルへの繰越ビットがｎビットの下
位側に詰められていることと同じになる（図４（Ｃ）参
照）。そのｎビット出力が繰越ビットとして現サイクル
後半の最後にレジスタ１６において格納される（図４
（Ｄ）参照）。この様にバレルシフタ１５において繰越
ビットと、入力された可変長符号CODE1〜CODEnから１サ
イクルの前半で連続ビット列が発生され、後半で次サイ
クルに使用される繰越ビットが発生される。以上の動作
を各サイクル毎に繰り返し行われることにより、可変長
符号CODE1〜CODEnが連続ビット列に変換される。

【００１７】

【発明の効果】以上、詳細に説明したように、繰越ビッ
トを算出する動作と、入力符号の最大符号長と同じ長さ
（ｎビット）の連続ビット列を算出する動作とを同一の
バレルシフタにおいて時分割に行うことにより、可変長
符号の入力を止めることなく、連続的に変換することが
できる。

【図面の簡単な説明】

【図１】本発明における連続ビット変換器のブロック図

【図２】可変長符号の一例を示す説明図

【図３】図１における各部の符号配列を示す説明図

【図４】図１における各部の符号配列を示す説明図

【図５】従来の連続ビット列変換機のブロック図

【符号の説明】

１５ バレルシフタタ(B-SFT) １６ レジスタ(REST-REG) １７ レジスタ(OUT-REG) １８ セレクタ(SEL) １９ 制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 情報サンプルの発生頻度に基づいて各情
   報サンプルの符号語長を可変にすることにより平均符号
   語長を短くする可変長符号化器において、 最大符号長をｎビットとして、連続ビット列を生成した
   ときにｎビットに満たない連続ビット列である繰越ビッ
   トをｎビットの下位側に詰めて格納する第１のレジスタ
   と、 第１の前記レジスタのｎビットの出力である前記繰越ビ
   ット列を上位に、また有効な現入力可変符号を上位側に
   詰めたｎビットの入力符号列を下位にして、２ｎビット
   列として入力され、２ｎビットに対して前記入力符号列
   の有効ビット数だけ、または第１の前記レジスタに格納
   されているｎビットのうち繰越ビット以外のビット数
   （空きビット数）だけ、上位側にシフトし、上位ｎビッ
   トを出力するバレルシフタと、 このバレルシフタにおいて連続ビット列が発生したとき
   にその連続ビット列を格納する第２のレジスタと、 現入力の可変長符号に対応した有効ビット数と、制御回
   路からの繰越ビット以外のビット数（空きビット数）と
   の、どちらか一方を選択し前記バレルシフタにシフト量
   を指示するセレクタと、 現入力の可変長符号に対応した有効ビット数が入力さ
   れ、第１の前記レジスタに格納されているｎビットのう
   ち前記繰越ビット以外の前記ビット数（空きビット数）
   を前記セレクタの入力に出力し、且つ前記セレクタの選
   択制御を行う信号を前記セレクタの制御入力に出力する
   制御回路とを、 設けたことを特徴とする可変長符号化器