JPH05258054A - ２次元デジタルフィルタを実現するための装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 有限インパルス応答フィルタなどの複数の２
次元デジタルフィルタを効率的に構成する。 【構成】 本構造は、第１の次元において作動する複数
の第１段階のフィルタ、この出力を受信し第２の次元に
おいて動作する単一の第２段階のフィルタ並びに全ての
フィルタの動作を制御するため及び上記第２段階のフィ
ルタの入力供給源の選択のために使用する制御回路を有
する。

Description

【発明の詳細な説明】

【０００１】本発明は一般にデジタル信号処理装置に関
し、より特定すれば一連の１次元変換を使用して複数の
２次元デジタルフィルタを実現することに関する。

【０００２】本発明の特徴は印刷技術、より特定すれば
デジタル画像処理および電子写真式印刷に使用すること
が出来る。デジタル画像処理において、効率的かつ低コ
ストでデジタルフィルタを提供することが出来るという
明確な長所が存在する。この効率は二つの係数を有し、
その第１は処理速度係数、第２はハードウェア最小係数
である。したがって、本発明は処理速度とハードウェア
実装において効率的な２次元デジタルフィルタを提供す
る。

【０００３】信号処理装置は多様な方法でデータを処理
するためにフィルタ、特に２次元フィルタを通常必要と
する。周知の電子写真式システム、例えばゼロックス(X
erox：登録商標) ドキュテック・プロダクション・パブ
リッシャ(Docutech Production Publisher：登録商標)
では、デジタルフィルタ能力を提供するように特に設計
されたデジタル式ハードウェアおよび特定用途集積回路
（ＡＳＩＣ）を通常使用する。一般にこの形式のシステ
ムはハードウェア、ソフトウェア、または双方の組み合
せを使用して必要とされるデジタルフィルタ能力を実現
している。デジタルフィルタ技術の実現のため多様な方
法が考案されており、そのうち以下の開示は関連をなす
と思われる：

【０００４】トンプソン(Thompson)らの米国特許第４，
７６６，５６１号では複数の有限インパルス応答フィル
タ機能を実行する回路が開示されている。

【０００５】トミミツ（Tomimitsu ）の米国特許第４，
７７７，６１２号では高速デジタルフィルタを提供する
ためのデジタル信号処理装置が開示されている。

【０００６】デイビッド（David ）の米国特許第４，８
２１，２２３号では並列構成に配置された実質的に同一
の構造の複数のフィルタ部分を有する２次元有限インパ
ルス応答フィルタが開示されている。

【０００７】本発明は複数の１次元（１Ｄ）変換ユニッ
トを提供し、これをさらなる１次元変換ユニットと選択
的に結合しうるようになして、それぞれが画素ごとに選
択可能な別個の２次元（２Ｄ）フィルタを構成すること
により関連した参考文献の制約を克服しようとなすもの
である。さらに、本発明は並列に配置された多数の同一
構造の２次元フィルタを使用することなくこれらの２次
元有限インパルス応答フィルタを提供するさらなる利点
を有し、これによってフィルタ・ハードウェアの複雑さ
とコストを実質的に低減している。

【０００８】本発明の一つの態様において、第１の次元
で動作する複数の第１段フィルタを第２の次元で動作す
る単一の第２段フィルタとの組み合せにおいて有し、第
２の次元で動作するフィルタは第１の次元で動作するフ
ィルタの一つからの出力を受信するのに適した、複数の
２次元デジタルフィルタを実現するための装置が提供さ
れる。上記フィルタと組み合わせて動作する制御装置は
全てのフィルタの動作を制御するためと、第２の次元の
フィルタの入力元を選択するために使用される。

【０００９】図１は本発明の２次元フィルタに関する画
像処理ハードウェアモジュールの略図である。

【００１０】図２は従来技術の２次元フィルタの実装で
使用される構成要素を示すブロック図である。

【００１１】図３は一対の２次元フィルタの実現におい
て本発明で使用される縮小ハードウェア構成要素の組を
示すブロック図である。

【００１２】図４および図５は図３の低速走査フィルタ
を実現するために使用されるハードウェア構成要素のさ
らなる詳細図である。

【００１３】図６は図４の低速走査フィルタの対におけ
る内容保存バッファの詳細図である。

【００１４】図７は図３の単一高速走査フィルタの実現
に使用されるハードウェア構成要素の略図である。

【００１５】図８および図９は本発明の２次元フィルタ
の動作に関する等価な段階を示すフローチャートであ
る。

【００１６】以下の説明は本明細書に含まれる付録（Ａ
およびＢ）の全体を参照し、その内容は次のように簡略
に特徴を示すことが出来る。

【００１７】付録Ａは本発明の２次元フィルタの動作を
模倣するために使用されるオブジェクト指向Ｃ言語コー
ドモジュールの一覧を含む。

【００１８】付録Ｂは付録Ａに関する宣言ファイルの一
覧を含む。

【００１９】以下の説明は２次元フィルタ構造を議論す
る際に低速走査および高速走査によるデジタル画像デー
タの参照を含む。明確になす目的で、高速走査データは
画像情報の走査線に沿って連続的に配置された個々の画
素を示し、一方低速走査データは多数の走査線またはラ
スタを横断する共通の走査線位置から導かれたデータを
示すものと意図する。一例として、低速走査データは、
アレイが文書に相対して移動したことで線型の感光アレ
イに沿った複数の素子により補足された信号を記述する
ために使用される。一方高速走査データは、単一の露光
期間の間に線型感光アレイの長さ方向に沿って収集され
た順次信号を示し、これはまたデータの走査線として総
称される。

【００２０】図１を参照すると、ここでは可能な画像処
理モジュール構造が図示されている。画像処理モジュー
ル２０は入力線２２上のオフセットおよび利得補正ビデ
オを一般に受信する。ビデオ入力データはラスタ入力ス
キャナ、グラフィックスワークステーション、または電
子メモリーおよび同様な記憶素子を含む多数の供給源か
ら導くことが出来る。さらに、本好適実施例におけるビ
デオ入力データは一般に入力データバスに沿って並列式
に通過した８ビットグレースケールデータを含む。続い
て、モジュール２０はＣＰＵ２４からの制御信号にした
がって入力ビデオデータを処理して、線２６上の出力ビ
デオ信号を生成する。図示したように、モジュール２０
は関連する走査線バッファ３２と２次元フィルタ３４を
有する任意の断片化ブロック３０、および任意の１次元
効果ブロック３６を含むことがある。またモジュール２
０内には入力走査線１から５の内容をそれぞれが保存す
るための個別の走査線バッファ４２ａから４２ｅを含む
線バッファメモリー３８が含まれる。

【００２１】少なくとも走査線１本の記憶を提供する付
随走査線バッファ３２との関連で断片化ブロック３０は
入力されるビデオデータを解析して、ハーフトーン入力
領域を表す画像領域を自動的に決定することを意図して
いる。断片化ブロック（ビデオクラス）からの出力は断
片化ブロックによって識別されたビデオ信号の形式また
はクラスにしたがってこの後の画像処理効果を実現する
ために使用される。例えば、断片化ブロックは入力ハー
フトーン画像を表すデータを含む領域を識別することが
出来、この場合にはローパスフィルタ（低域濾波・高域
遮断フィルタ）を使用してスクリーンパターンを除去
し、それ以外では入力ビデオ画像の残りの文章領域がエ
ッジ拡張フィルタで処理されて閾値化の際の微細な線お
よび文字の再現性を改良する。リン(Lin) らの米国特許
第４，８１１，１１５号（１９８９年３月７日発行）は
ハーフトーン画像の識別に関してハーフトーン画像領域
の頻度を決定するために自動相関近似関数の使用を教唆
している。画像処理モジュール内に断片化ブロックを含
めることの一つの重要な態様はビデオ出力における１走
査線分の遅延の必要性である。この必要性は断片化ブロ
ックが入力ビデオの特性を決定することに先立ち入力線
の分析を必要とするという事実に基づいている。よっ
て、補正された入力ビデオは遅延されつつ直接断片化ブ
ロック30へ供給され、続けて線バッファメモリー３８内
の２次元フィルタ３４により使用される。

【００２２】本発明の構成要素に組み込まれている２次
元フィルタブロック３４は所定のフィルタ選択にしたが
って補正された入力ビデオを処理することを意図してい
る。線バッファメモリー３８として図示したように、入
力ビデオデータを合計５本まで使用して２次元フィルタ
を作動させる内容を構築することが出来る。必要な走査
線内容の構築前に、入力ビデオは２次元フィルタハード
ウェア内部のバイパスチャネルを使用することでフィル
タを迂回する。このバイパスは適正な内容を構築する以
前に入力ビデオのフィルタにより発生しうるビデオデー
タ列への消去効果を回避する上で必要である。

【００２３】２次元フィルタに続き、任意の１次元効果
ブロックを使用してフィルタを通したまたはフィルタを
通していないビデオデータを選択した１次元ビデオ効果
にしたがって変更する。１次元ビデオ効果は例えば、閾
値化、スクリーニング、反転、復調曲線（ＴＲＣ＝Tona
l reproduction curve）調整、画素マスキング、１次元
伸縮およびその他などの１次元ビデオ信号データ列に適
用可能な効果が含まれる。２次元フィルタにおけるよう
に、１次元効果ブロックもバイパスチャネルを含み、こ
こでさらなる効果がビデオに適用されないことによって
８ビットビデオが出力ビデオとして通過することが出来
るようになる。

【００２４】ビデオデータ列に適用する「効果」とフィ
ルタ処理の各種の組み合せの制御はＣＰＵ２４によって
実行される。窓タイルの構築を通じ、画像処理ブロック
の動作が規制される制御メモリーへ直接書き込むことに
より各種処理法を制御できる。より特定すれば、入力ビ
デオデータ列の独立部分、すなわち画素ごとに選択可能
な部分が所定の画像処理パラメータにしたがって処理さ
れる。特定のパラメータの選択はビデオデータ列の処理
以前または最中に特徴を選択的にプログラムすることに
よって遂行することが出来る。また、画像断片化ブロッ
ク３０に対して予め記述されているように自動的に特徴
を選択することも出来る。一般に、ＣＰＵ２４は所望の
画像処理機能を最初にプログラムするためとビデオの実
時間処理中に特徴選択を更新するために使用される。別
の実施例では、デジタル画像データの処理を制御するた
めの方法に関するカラルコ(Calarco) らの米国特許第
４，８９７，８０３号（１９９０年１月３０日発行）に
開示されているように、画像情報のそれぞれの画素につ
いてのデータは関連識別子またはトークンを有してこれ
について実行される画像処理操作を制御することが出来
る。

【００２５】図２を参照すると、ここでは２次元デジタ
ルフィルタの実現のための従来技術の方法が表現されて
おり、二つの独立したフィルタチャネル６０および６２
が図１の単一の２次元フィルタ・ハードウェア装置３４
内に含まれている。さらに重要なのは、どの時点におい
ても単一出力だけが使用されるような一対の２次元フィ
ルタを実現するために、２つの低速走査フィルタ６６ａ
および６６ｂが特定の走査線内の個々の画素について同
時に作動する。ついで、低速走査フィルタ６６ａおよび
６６ｂからの出力はそれぞれ独立した高速走査フィルタ
６８ａおよび６８ｂへ渡される。高速走査フィルタ係数
７０ａおよび７０ｂをフィルタ６８ａおよび６８ｂへ個
々に適用することで、チャネル６０および６２のフィル
タを通った出力は画素単位にフィルタを通ったビデオ出
力を提供するためマルチプレクサ７２経由で選択され
る。従来技術の図示は第１にハードウェアの観点から比
較的効率的であるように見えるかもしれないが、こうし
た並列フィルタ構造でｎ個のフィルタのいずれかが画素
単位に選択しうるようなｎ個の２次元フィルタ操作を実
現するために何が必要とされるかを考慮することが重要
である。各チャネルの低速走査フィルタがフィルタを通
るデータの内容を維持するために必要ではあるが、ｎ個
の高速走査フィルタの使用が純粋にハードウェアの冗長
な使用であることが理解しうる。したがって本発明の変
更された２次元フィルタ構造はこの形式の画像処理モジ
ュールにおける潜在的なハードウェアの減少を利用する
ように開発された。

【００２６】図３では、図４、図５、図６、図７との関
連で本発明の２次元フィルタのハードウェアが図示して
ある。このハードウェアは２つの独立した５走査線１５
画素有限インパルス応答（ＦＩＲ）または回旋フィルタ
を提供する。フィルタ係数が高速および低速走査方向の
双方において対照的でなければならないが、それぞれの
フィルタは中央部画素の調整係数の使用を可能にしてい
る。フィルタ係数はプログラム可能であり、５×１５よ
り小さいフィルタ寸法を使用するため０に設定してもよ
い。前述のように、ＣＰＵは画素ごとにフィルタを切り
換えるまたはこれらを完全に迂回するためにフィルタの
動作をプログラムするために使用することが出来る。

【００２７】それぞれのフィルタは一度に５本の入力画
素線を画素ごとに処理して、それぞれの出力走査線を計
算する。図１との関連で上述したように、入力走査線は
フィルタ入力条件に合致させるように線バッファ３８内
に緩衝されなければならない。さらに、２次元フィルタ
３４が図１の断片化ブロック３０と併用される場合、フ
ィルタは断片化ブロックより走査線１本分遅れて動作す
る必要がある。２次元フィルタ３４によって実現された
２次元回旋は次の方程式で表現される：

【数１】 ここでｍとｎは二つの回旋次元を表す。２次元フィルタ
は分離可能な条件の下で２次元回旋を実現している。よ
って式１の２次元回旋は以下の二つの１次元回旋（式２
および３）について式４に示すように表現することが出
来る。

【数２】 および

【数３】 ここでPix(i,j)は入力画素値を表し、よって

【数４】

【００２８】図３から図７をここで参照すると、２次元
フィルタの縮小ハードウェアでの実現が図示してあり、
入力ビデオは図１の線バッファメモリー３８から低速走
査フィルタ１０２ａおよび１０２ｂへ提供される。また
低速走査フィルタ１０２ａおよび１０２ｂへ提供されて
いるのはそれぞれが低速走査フィルタ係数メモリー１０
４ａおよび１０４ｂに含まれるような付随低速走査フィ
ルタ係数である。低速走査フィルタ係数は文字によって
表現され、 ＡＢＣＢＡ 中央部走査線係数Ｃについて対照的に配置される。低速
走査フィルタ１０２ａおよび１０２ｂの出力はそれぞれ
低速走査フィルタ内容バッファ１０６ａおよび１０６ｂ
へ出力される。さらに図４および図５において図示して
あるように、低速走査フィルタ１０２ａおよび１０２ｂ
は同一のハードウェア回路によって実際に実現されてお
り、また二つの低速走査フィルタの一方からの出力を選
択するために逓倍内容スイッチ２０８を続けて使用す
る。

【００２９】図４および図５を参照すると、第１の段階
または低速走査フィルタのハードウェアブロックが図示
してあり、５本の走査線またはラスタ（走査線０−５）
からのデジタル画素データは第１にラッチ１５０ａ、１
５０ｂ、１５０ｃ、１５０ｄ、１５０ｅでラッチされ
る。最も外側の走査線についてのデータラッチは鏡像を
なす走査線、例えば走査線０と走査線４と対になり、続
けて加算回路１５２ａおよび１５２ｂで加算される。対
照的な走査線を加算した後、その結果が再びラッチ１５
４ａ、１５４ｂ、１５４ｃでラッチされ、マルチプレク
サ１５６による選択のために保持される。マルチプレク
サ１５６はラッチ１５４ａ、１５４ｂ、１５４ｃからの
結果を順次選択し、これらをラッチ１５８へ渡し、ここ
で値がそれぞれの係数との乗算のために取り込まれる。
例えば、係数マルチプレクサ１６２ａからの出力係数Ａ
1 、Ｂ1 、Ｃ1 はラッチ１５８内の値と乗算回路１６４
ａで順次乗算され、これによってアキュムレータ１６６
ａへ渡される１０ビットの出力が生成されることにな
る。

【００３０】図５に図示したように、アキュムレータ１
６６ａは乗算回路１６４ａからの１０ビット出力値を受
信し、それぞれの係数の符号との組み合せにおいて乗算
出力値の総和を積算する。より特定すれば、アキュムレ
ータ１６６ａは最初に、ラッチ１７０ａおよび１７０ｂ
のマルチプレクサ１６８ａから入力される１０ビット出
力値と１ビットの符号値をラッチする。積算には１１ビ
ット加算操作が要求されるため、ラッチを使用すること
で２つの分離した加算／ラッチ／帰還関数に加算操作の
分割が可能となる。例えば、低位側加算回路１７４は第
１に低位側マルチプレクサ１７８から提供された入力値
（０００１０）の反転低位側６ビットを加算し、これに
よって丸めた６ビット入力値を生成し、この値が低位側
ラッチ１７６と加算回路の低位側６ビットに保存され
る。次に、高位側加算回路１８２はラッチ１８０からの
入力値の高位側５ビットを受信し、高位側マルチプレク
サ１８４から第１に受信した０値と低位側ラッチ１７６
の最上位ビットから受信した生成値にこれを加算するこ
とによってアキュムレータラッチ１８６の高位側５ビッ
トに保存される５ビットの結果を生成する。この周期が
一旦完了すれば、直前の加算周期からのラッチした加算
結果を用いてさらに２回これが反復され、３つの低速走
査フィルタ出力値の加算／積算が可能になる。３つの加
算段階の完了に続いて、アキュムレータの高位側９ビッ
トつまり丸められた結果が高速走査内容バッファである
バッファ２００ａへ出力されることになる。同様に、ア
キュムレータ１６６ｂは乗算回路１６４ｂおよびマルチ
プレクサ１６８ｂの出力に対して同時に操作を行ない、
第２の低速走査フィルタのための結果を積算する。

【００３１】低速走査フィルタおよびこれに付随するア
キュムレータの説明から明らかなように、上述のハード
ウェアは次の画素信号が到着する以前にそれぞれの画素
についてのフィルタ内容の生成を完了するために、入力
ビデオ速度の３倍でまたはそれ以上で稼動することに適
している必要がある。本発明のフィルタに継承されてい
る乗算、加算、積算の動作は正しくこうした条件の下で
フィルタの性能を最適化するべく設計されている。した
がって、本発明の低速走査フィルタ設計は特定用途集積
回路の一部として実現されまた１５MHzまでの入力デー
タ速度で性能が検証されている。低速走査フィルタの代
替設計は異なるタイミングの制約の組が与えられていれ
ば間違いなく可能である。

【００３２】図６を参照すると、一旦画素が低速走査の
内容に関してフィルタを通されると、得られた低速走査
の出力値はそれぞれの高速走査内容バッファ２００ａお
よび２００ｂに積算される。内容バッファは直列に配置
された１５個の並列ラッチ２０４ａから２０４ｏおよび
２０６ａから２０６ｏのアレイである。これらのバッフ
ァは高速走査フィルタへ渡される個々の９ビット出力値
に必要な機能と、次のラッチへの保存した値のシフトを
提供する。例えば、内容バッファ２００ａへ入力するフ
ィルタを通した画素値は第１にラッチ２０４ａに保存さ
れ、ここではこれが図７の高速走査フィルタへのpix0入
力として使用されることになる。これに続く画素クロッ
クで注目しているフィルタを通した画素値はラッチ２０
４ａからラッチ２０４ｂへ転送され、ここではこれが高
速走査フィルタへのpix1入力として使用されることにな
る。同様に、注目しているフィルタを通った画素値はラ
ッチ２０４ｏのあとで終端にシフトされるまで内容バッ
ファ２００ａを通して後続の画素クロックでシフトされ
続けることになる。高速走査フィルタ２３０へ渡される
内容の選択は低速走査マルチプレクサ２０８を制御する
選択線によって決定され、低速走査フィルタ１、２００
ａまたは低速走査フィルタ２、２００ｂからの内容の間
の選択を行なう。選択線はＣＰＵによってまたはその他
の現在処理している画素について所望するフィルタ選択
肢に基づいた画像処理窓制御によって制御される。低速
走査マルチプレクサ２０８はまた、フィルタ内容の選択
を制御するのと同一の方法で係数符号を含む高速走査フ
ィルタ係数の制御にも使用することが出来る。よってよ
り大きなマルチプレクサを使用して所望する低速走査フ
ィルタの内容およびこれに関連する高速走査フィルタ係
数を同時に選択することが可能である。

【００３３】図７を参照すると、第２の段階または高速
走査フィルタ構造が図示してあり、高速走査フィルタ２
３０は初めに逓倍内容バッファ２００ａまたは２００ｂ
を経由して要求された低速走査フィルタ出力を受信す
る。初めに、高速走査フィルタ２３０は対照的画素から
低速走査フィルタ出力の対を生成し（すなわちpix0とpi
x14 、またはpix3とpix11 ）、対照的な値を加算回路２
３２ａ−２３２ｇで加算する。低速走査フィルタと同様
に、高速走査フィルタは３倍に加速した乗算速度で係数
の対称性を結合し（それぞれの加算回路が画素クロック
速度の３倍で動作する）、全体としてのハードウェア寸
法を減少している。この対称性により、係数などの項目
を統合してハードウェア構成要素の数を減少することが
出来る。これと単一の高速走査フィルタの使用を組み合
わせることで大幅にＡＳＩＣダイ空間を節約でき、必要
なマルチプレクサ回路を追加しても経費を低減できるこ
とになる。

【００３４】加算操作に続き、画素の和がそれぞれラッ
チ２３４ａ−２３４ｇに保存される。さらなるラッチ２
３４ｈを使用して、低速操作フィルタ内容の中央値であ
るpix7の値を保存する。別のラッチ、ラッチ２３４ｉを
使用して直前のフィルタ操作を通じてpix7のフィルタを
通した画素値に続いて移動された中央または目標画素の
実際の値を保存する。緩衝中央画素および中央画素調整
係数（ＣＰＡ, CenterPixel Adjust ）を含める意義
は、拡張型フィルタにおいて行なわれるように最終的に
フィルタを通った結果に続行する乗算および加算を可能
とすることである。

【００３５】高速走査フィルタ係数は文字により表現さ
れ、 ＤＥＦＧＨＩＪＫＪＩＨＧＦＥＤ また関連する画素の和によって乗算される。例えばpix1
からpix13 までの画素値を考慮すると、二つの値の和は
３つの乗算／積算周期の第２でマルチプレクサ２３６ａ
経由で乗算回路２４０ａへ渡されるまでラッチ２３４ｂ
内に保存される。pix1からpix13 までの和は係数マルチ
プレクサ２４２ａ経由で用意された係数Ｅにより乗算さ
れたのち、ラッチ２４４ａに保存される。続いて、ラッ
チ２４４ａ内に保存された値［（pix1＋pix13 ）^* Ｅ］
が加算回路２４６によりラッチ２４４ｂ内に保存された
値［（pix4＋pix10 ）^* Ｈ］に加算される。加算回路２
４６での和は次に加算回路２４８でラッチ２４４ｃの値
［pix7^* Ｋ］に加算され、得られた和がラッチ２５２に
保存される。同様の方法で、残りの画素の対の全てがそ
れらに関連する係数で乗算される。

【００３６】積算および加算走査の実効に続き、図７に
示したように、ラッチ２５２に保存した値が伸縮され使
用するフィルタ係数について求まった縮尺倍数にしたが
ってオーバーフローが検査される。縮尺はフィルタ内で
使用するために選択した入力係数の大きさによって変化
する。簡単に説明すると、低速走査係数の絶対値の和が
１より小さいかまたは等しくなければならず、高速走査
および中央画素調整係数の絶対値の和もまた１より小さ
いかまたは等しくなければならない。これらの条件が最
初に適合した場合縮尺倍数は１である。これらの条件に
適合しない場合、条件に合致させるために全ての係数を
２または４で除する必要がある。基本的に、縮尺倍率は
ラッチ２５２内に含まれる１０ビットのフィルタを通っ
た結果のどの８ビットが最終フィルタ出力かを調べるも
のである。有効ビット選択は何らかの分割エラーを起こ
し、これは適切な入力画像が与えられた場合出力画像中
で識別可能なエラーである。しかし大半の文書および画
像化システム中に存在する雑音により一般に分割エラー
が検出されずに残ることが出来る。

【００３７】オーバーフロー検査はラッチ２５２内に含
まれるフィルタを通った結果が８ビット値より大きいた
め必要とされる。よってオーバーフロー検査でフィルタ
出力が実際のフィルタを通った結果と係数縮尺倍率にし
たがって適切な場合に最大値（１６進数でＦＦ）に設定
されることを保証するものである。さらにアンダーフロ
ー検査は負のフィルタ係数を使用する可能性のため必要
である。アンダーフロー検査は負のフィルタ結果が０と
して（１６進数でＦＦ）出力されることを保証するもの
である。縮尺の後、または分割走査の選択の後、得られ
た８ビットのフィルタ画素値が出力される。

【００３８】典型的な画像処理の実施例において、一つ
のフィルタをローパスフィルタとしてプログラムするこ
とで原本のハーフトーン部分のスクリーンパターンを除
去することができ、また別のフィルタを端部強調フィル
タとしてプログラムすることによって閾値化の際に細線
と文字の再現性を改善することができる。本発明の２次
元フィルタを図１において説明した画像断片化ブロック
のハーフトーン検出能力と組み合せて動作させることに
より、適切なフィルタをデータ処理中に自動選択するこ
とができるようになる。よって、文章内に点在するハー
フトーン画像を有する原本文書から生成した画像信号の
正確かつ自動的な処理が可能になる。

【００３９】別の好適実施例において、本発明の２次元
フィルタは上述のハードウェア実現の段階を使用するソ
フトウェアで実現することができる。

【００４０】図８および図９を参照すると、ソフトウェ
アにおいて本発明の２次元フィルタ操作を模倣するため
に使用する処理段階のフローチャートが図示してあり、
処理は初期化段階３００から始まっている。一般に初期
化にはフィルタ係数の読み取り、フィルタの寸法にした
がったメモリーの配置、ファイルポインタの開始と生
成、および変数のさらなる初期化が含まれうる。例え
ば、２次元フィルタのソフトウェアによる実施例はシス
テムへの係数入力のための可能な乗算の積の参照テーブ
ルも生成する。参照テーブルの実施はデジタル入力画像
のフィルタ操作において必要な多数の乗算段階の実効で
より効果的である。

【００４１】段階３０２へ続いて、システムは次の、ま
たはこの場合では第１の画像データ走査線を取り込む。
この走査線から、システムは次の画素を取得する段階、
段階３０４経由で走査線内のそれぞれの画素の順次処理
またはフィルタを行なう。１つ以上の２次元フィルタで
効率的に値を処理するために、ソフトウェアは決定段階
３２４との関連で段階３０６において制御されるフィル
タ・ループも含むことになる。ハードウェアによる実施
例同様、フィルタの低速走査および高速走査部分双方で
内容を構築するのに充分な画素が存在するまでフィルタ
操作は開始されない。より特定すれば、「次のフィルタ
ループを取得する」段階がソフトウェア内で稼動するそ
れぞれのフィルタについて閉じた段階３０８から３２２
までを実行することになる。実際にはさらなるフィルタ
の使用でフィルタ操作を完了するのに必要な処理時間の
増加が起こる。

【００４２】次に段階３０８では現在処理している走査
線にすぐ隣接する４本の走査線内に存在する対称画素の
値を加算することにより、５本またはそれ以下の走査線
からの画素値を用いる低速操作フィルタ内容が生成され
る。ここで、高速走査フィルタ内容の生成におけるのと
同様に、係数値の乗算は初期化段階３００において生成
された乗算参照テーブルの使用によって最も効率的に実
行される。目標画素について内容が生成されてしまえ
ば、段階３１０のリング型バッファ内に保存される。リ
ングバッファは図６の内容バッファの操作を実現する好
適な手段として使用される。

【００４３】リングバッファが高速操作フィルタを支持
するのに充分な内容を保有した後、処理は段階３１２へ
進み、ここで対称性のまたは鏡像画像の画素の対が加算
され、それぞれの高速操作フィルタ係数で乗算され、次
の結果を生成するように積算される。 sum=(pix0+pix14)^* D + (pix1+pix13)^* E + (pix2+pix1
2)^* F +(pix3+pix11)^* G + (pix4+pix10)^* H + (pix5+p
ix9) ^* I +(pix6+pix8) ^* J + pix7^* K 上記の方程式に示したように、中央部画素の加算は段階
３１４の検査によって制御される。フィルタの順番が奇
数であれば、つまり中央画素が存在すれば、pix7は段階
３１６で中央画素係数によって乗算される。さらに、ハ
ードウェアによる実施例と同様に、隣接する調節済みの
中央部画素値はこの点で積算フィルタ和に加算しうるも
のである。高速操作フィルタの暫定値の積算に続き、最
終的な和が段階３１８で、利用者が選択可能で使用した
実際の２次元フィルタ係数に基づいて決定された縮尺倍
率にしたがい、伸縮される。

【００４４】次に、伸縮したまたはシフトしたフィルタ
の結果が検査され、段階３２２で保存する前にオーバー
フローまたはアンダーフロー条件が存在するかを段階３
２０で調べる。オーバーフローまたはアンダーフロー
（負）のフィルタ結果が検出された場合、保存された値
はそれぞれ最大または最小出力値に設定される。２次元
フィルタを通した画素値の保存の後、検査段階３２４、
３２６、３２８が実行されてさらなる処理がどこで実行
されるべきかを調べる。画像内の全ての画素の２次元フ
ィルタが成功裏に完了すると、制御はフィルタを通した
出力画像のさらなる処理、表示、または印刷のために呼
び出し関数または親関数に戻される。

【００４５】要約すると、本発明は２つの１次元変換を
使用する２次元デジタルフィルタを実現するものであ
る。本発明の２次元フィルタを行なう方法ならびにその
装置はデジタル画像データの効率的な処理を可能とな
し、処理の効率を向上しまた関連するハードウェアの経
費を低減するものである。

【図面の簡単な説明】

【図１】 本発明の２次元フィルタに関する画像処理ハ
ードウェアモジュールの略図である。

【図２】 従来技術の２次元フィルタの実装で使用され
る構成要素を示すブロック図である。

【図３】 一対の２次元フィルタの実現において本発明
で使用される縮小ハードウェア構成要素の組を示すブロ
ック図である。

【図４】 図３の低速走査フィルタを実現するために使
用されるハードウェア構成要素のさらなる詳細図であ
る。

【図５】 図３の低速走査フィルタを実現するために使
用されるハードウェア構成要素のさらなる詳細図であ
る。

【図６】 図４の低速走査フィルタの対における内容保
存バッファの詳細図である。

【図７】 図３の単一高速走査フィルタの実現に使用さ
れるハードウェア構成要素の略図である。

【図８】 本発明の２次元フィルタの動作に関する等価
な段階を示すフローチャートのその１である。

【図９】 本発明の２次元フィルタの動作に関する等価
な段階を示すフローチャートのその２である。

【符号の説明】

２０ 画像処理モジュール、２２ 入力線、２４ ＣＰ
Ｕ、２６ 線、３０ 断片化ブロック、３２ 付随走査
線バッファ、３４ ２次元フィルタ、３６ １次元効果
ブロック、３８ 線バッファ、４２ａ−４２ｅ 走査線
バッファ、１５０ａ−１５０ｅ ラッチ、１５２ａ，ｂ
加算回路、１５４ａ−１５４ｃ ラッチ、１５６ マ
ルチプレクサ、１５８ ラッチ、１６２ａ 係数マルチ
プレクサ、１６４ａ 乗算回路、１６６ａ アキュムレ
ータ、１６８ａ マルチプレクサ、１７０ａ，１７０ｂ
ラッチ、１７４ 低位側加算回路、１７６ 低位側ラ
ッチ、１７８ 低位側マルチプレクサ、１８０ ラッ
チ、１８２ 高位側加算回路、１８４ 高位側マルチプ
レクサ、１８６ アキュムレータラッチ、２００ａ 低
速走査フィルタ１、２００ｂ 低速走査フィルタ２、２
００ａ，ｂ 高速走査内容バッファ、２０４ａ−２０４
ｏ 並列ラッチ、２０６ａ−２０６ｏ 並列ラッチ、２
０８ 低速走査マルチプレクサ、２３０ 高速走査フィ
ルタ、２３２ａ−２３２ｇ 加算回路、２３４ａ−２３
４ｉ ラッチ、２３６ａ マルチプレクサ、２４０ａ
乗算回路、２４２ａ 係数マルチプレクサ、２４４ａ
ラッチ、２４８ 加算回路、２５２ ラッチ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 デジタル画像データのフィルタを行なう
   ための、次のものを含む画像処理装置：第１の次元にお
   いて動作し、それぞれが１次元出力信号を生成するため
   に所定のフィルタ係数にしたがって上記デジタル画像デ
   ータについて動作する第１次元の複数の１次元フィル
   タ；第２の別の次元において動作し、上記第１の次元の
   複数のフィルタの一つからの出力信号を受信し、これか
   ら第２のフィルタ出力信号を生成するために上記出力信
   号について所定のフィルタ係数にしたがって動作する単
   一の第２の次元のフィルタ；および上記第１と第２の次
   元のフィルタと関連して動作し、上記第２の次元のフィ
   ルタへの入力として使用する上記第１の次元のフィルタ
   の選択を制御するための手段。