CN102486867B

CN102486867B - 一种模式可动态配置的图像高斯滤波方法及实现装置

Info

Publication number: CN102486867B
Application number: CN 201010574134
Authority: CN
Inventors: 杨光宇; 佟新鑫; 栗霄峰; 王玉良; 宫俊玲
Original assignee: Shenyang Institute of Automation of CAS
Current assignee: Shenyang Institute of Automation of CAS
Priority date: 2010-12-04
Filing date: 2010-12-04
Publication date: 2013-08-07
Anticipated expiration: 2030-12-04
Also published as: CN102486867A

Abstract

本发明涉及一种模式可动态配置的图像高斯滤波方法及实现装置，利用可编程逻辑门阵列根据不同需要动态配置滤波模式；在相应滤波模式下，利用高斯卷积核的可分离性将二维图像高斯滤波过程分解为两个一维图像高斯滤波过程，先进行其中一个维度方向进行高斯滤波，并将此高斯滤波数据缓存在FPGA内部的存储器中，再进行另一个维度方向的高斯滤波，对该维度方向的高斯滤波进行移位处理，得到该滤波模式下最终的高斯滤波图像。本发明使用方式灵活减小了开发的难度，缩短了开发周期，使得较大尺寸的高斯滤波得以在工程中有效地实现，增强了高斯滤波在工程中的实用性。

Description

一种模式可动态配置的图像高斯滤波方法及实现装置

技术领域

本发明涉及能实现模式可动态配置的图像高斯滤波的技术，具体地说是一种模式可动态配置的图像高斯滤波方法及实现装置。

背景技术

图像滤波技术始终是图像处理研究领域中一项重要的技术，其在具体的工程应用中具有重要的应用价值。含有噪声的图像就不再是我们所希望的那样，而是在图像中随机地含有很多局部高频信息，这对我们进行后续的其他处理及应用带来很多问题。图像中存在的最普遍的一种噪声就是高斯噪声，即一种均值为零服从正态分布的噪声。线性平滑滤波去除高斯噪声的效果很好，且在大多数情况下对于去除其他类型的噪声也有很好的效果。线性滤波使用连续窗函数内像素加权和来实现滤波，而高斯滤波方法就是一类根据高斯函数的形状来选择权值的线性平滑滤波方法，高斯滤波对于抑制服从正态分布的噪声非常有效。同时由于高斯滤波具有可分离性及对称性等诸多特性，使得较大尺寸的高斯滤波得以在工程中有效地实现。在实际的工程应用中，高斯滤波卷积核的大小一般情况下是事先确定好的，这样常常需要根据所要处理图像的大小不同而动态地选择高斯滤波之后图像的大小。比如要处理的图像相对于高斯滤波卷积核来说较大，人们可能希望得到去除某些无效滤波数据之后的滤波图像；而对于那些要处理的图像相对于高斯滤波卷积核来说较小的应用，反而希望滤波之后图像包含那些无效滤波数据以便滤波之后的图像不至于过小而影响之后的应用。这样使用者根据不同的需要设计了一种模式可动态地将高斯滤波模块，可配置成放大模式、相等模式、缩小模式三种不同的使用方式，分别得到放大的、同样大小的、缩小的高斯滤波之后的图像。目前尚没有模式可动态配置的高斯滤波方法及在FPGA器件中实现的报导。

发明内容

针对现有技术中图像高斯滤波方法存在配置方式不灵活等不足之处，本发明要解决的技术问题是提供一种低成本，高灵活性的模式可动态配置的图像高斯滤波方法及实现装置。

为解决上述技术问题，本发明采用的技术方案是：

本发明一种模式可动态配置的图像高斯滤波方法包括以下步骤：

利用可编程逻辑门阵列根据不同需要动态配置滤波模式；

在相应滤波模式下，利用高斯卷积核的可分离性将二维图像高斯滤波过程分解为两个一维图像高斯滤波过程，先进行其中一个维度方向进行高斯滤波，并将此高斯滤波数据缓存在FPGA内部的存储器中，再进行另一个维度方向的高斯滤波，对该维度方向的高斯滤波进行移位处理，得到该滤波模式下最终的高斯滤波图像。

所述滤波模式包括放大模式、相等模式以及缩小模式，当处理图像大小为m×m，高斯卷积核大小为n×n时，放大模式得到(m+n-1)×(m+n-1)大小的图像，相等模式得到m×m大小的图像，缩小模式得到(m-n+1)×(m-n+1)大小的图像，m、n的单位为像素。

所述利用可编程逻辑门阵列根据不同需要动态配置滤波模式过程如下：

在可编程逻辑门阵列中生成具有行向移位寄存器、列向移位寄存器、滤波参数设置模块、列向多路选择器以及行向多路选择器的滤波控制模块；

滤波参数设置模块通过接收使用者设置的处理图像的起始和结束位置，产生行向缩小、行向相等、行向放大及列向使能信号；

列向使能信号通过列向移位寄存器产生列方向的各级像素时钟延时信号用于列向滤波数据缓存控制；

通过列向使能信号生成列向缩小、列向相等、列向放大信号以及滤波使能信号；

通过对滤波模式输入接口的选择，将行向缩小、行向相等、行向放大、列向使能信号、列向缩小、列向相等、列向放大信号以及滤波使能信号进行逻辑运算，产生包括放大模式、相等模式以及缩小模式在内的三种滤波模式。

所述逻辑运算为：

在滤波控制模块中，两个列向延时信号相与产生列向缩小信号作为缩小模式的输入信号，再利用上述两个列向延时信号相或产生列向放大信号作为放大模式的输入信号，利用第三个列向延时信号产生列向相等信号作为相等模式的输入信号，利用第四个列向延时信号与列向使能信号相或产生列向计算使能信号，作为列向滤波模块的滤波使能信号。

两个一维方向高斯滤波过程相同，其中对一个维度方向进行高斯滤波步骤如下：

在可编程逻辑门阵列中生成具有多个列向寄存器、多个列向加法器、多个列向乘法器以及列向并行累加器的列向滤波模块；

在列向滤波模块中，多个列向寄存器利用各级列向延时信号得到列向图像数据的多级缓存；

利用高斯卷积核的对称性，将滤波系数相同的缓存通过列向加法器相加得到结果，具有单独的滤波系数的缓存通过列向寄存器再作一级缓存；

将该级缓存结果与滤波系数相同的缓存通过列向加法器相加得到的结果乘以各自的滤波系数；

上述乘以各自的滤波系数后的结果通过列向并行累加器相加，得到列方向的高斯滤波结果。

本发明一种模式可动态配置的图像高斯滤波方法的实现装置包括：

电源管理单元，其电源输出端与装置中各个器件的工作电源端相连；

时钟管理单元，其时钟信号输出端与FPGA、视频解码器及视频编码器的时钟输入端相连；

复位管理单元，其复位信号输出端与FPGA、视频解码器以视频编码器的复位信号输入端相连；

视频解码器，其输出端与FPGA的数据输入端以及行场同步信号输入端相连；

视频编码器，输入端与FPGA的数据输出端相连；

FLASH存储器，其输出端与FPGA数据输入端相连；

所述FPGA内具有滤波控制模块、列向滤波模块、行缓存模块以及行向滤波模块，其中滤波控制模块接收使用者选择的滤波模式及处理图像的起始和结束的位置信号，产生各种滤波控制使能信号至列向滤波模块；列向滤波模块对图像进行列方向上的一维高斯滤波，滤波结果送至行缓存模块；行缓存模块的输出端接至行向滤波模块。

所述滤波控制模块内具有行向移位寄存器、列向移位寄存器、滤波参数设置模块、列向多路选择器以及行向多路选择器，其中滤波参数设置模块通过接收使用者设置的处理图像的起始和结束位置信号，产生列向使能信号及三种行向滤波模式信号输出至列向移位寄存器；列向移位寄存器、

列向移位寄存器产生列方向的各级像素时钟延时信号，送至列向及行向多路选择器；

列向及行向多路选择器产生的滤波使能信号输出至列向滤波模块。

列向滤波模块具有多个列向寄存器、多个列向加法器、多个列向乘法器以及列向并行累加器，其中多个列向寄存器分别接受图像数据进行缓存，输出端分别接至自列向加法器及列向寄存器，列向加法器及列向寄存器的输出端分别与列向乘法器及另外的列向寄存器相连；列向乘法器的输出端及列向寄存器的输出端同时接至列向并行累加器的输入端，列向并行累加器的输出端接至行缓存模块。

所述行缓存模块为FPGA的内部存储器，缓存的结果输出至行向滤波模块。

本发明具有以下有益效果及优点：

1.使用方式灵活。使用者可根据使用中的不同需要动态地将高斯滤波模块配置成不同的使用方式而无需进行多个设计，极大地增强了使用的灵活性，减小了开发的难度，缩短了开发周期。

2.实时性。本发明利用FPGA中集成的乘法器宏单元模块完成高斯滤波中的乘法运算，减少了逻辑单元的使用，缩小了图像处理的延时，实时完成图像高斯滤波。

3.增强实用性。本发明利用高斯卷积核的可分离性和对称性，将二维图像的高斯滤波分离成两个一维的图像高斯滤波，使得高斯滤波的计算量从n²m²次运算缩减为nm²次运算，将所需乘法器的个数从n²个缩减为(n-1)个，大幅度减少了运算量，使得较大尺寸的高斯滤波得以在工程中有效地实现，增强了高斯滤波在工程中的实用性。

附图说明

图1为本发明实现装置电路结构原理图；

图2为本发明方法实现原理图；

图3为本发明装置中滤波控制模块实现原理图；

图4为本发明装置中列向滤波模块实现原理图；

图5为本发明装置中行向滤波模块实现原理图。

具体实施方式

本发明模式可动态配置的图像高斯滤波方法包括以下步骤：

利用可编程逻辑门阵列根据不同需要动态配置滤波模式；

滤波模式包括放大模式、相等模式以及缩小模式，当处理图像大小为m×m，高斯卷积核大小为n×n时，放大模式得到(m+n-1)×(m+n-1)大小的图像，相等模式得到m×m大小的图像，缩小模式得到(m-n+1)×(m-n+1)大小的图像，m、n的单位为像素。

利用可编程逻辑门阵列根据不同需要动态配置滤波模式过程如下：

逻辑运算为：

如图1所示，本发明装置以FPGA U1为核心，通过实施模式可动态配置的图像高斯滤波方法完成模式可动态配置的图像高斯滤波。发明装置包括电源管理单元U2，为装置上的各个器件提供电压和电流；时钟管理单元U3，为FPGA、视频解码器、视频编码器提供时钟信号；复位管理单元U4，为FPGA、视频解码器、视频编码器提供复位信号；视频解码器U5，为FPGA提供数字化之后的视频数据流及行场同步信号；视频编码器U6，接收经高斯滤波之后的视频数据流并转化为模拟视频输出；FLASH存储器U7，用来存储FPGAU1的下载配置文件。

如图2所示，所述FPGA U1内包含滤波控制模块U8，列向滤波模块U9，行缓存模块U10，行向滤波模块U11。滤波控制模块U8接收使用者选择的滤波模式及处理图像的起始和结束位置，产生各种滤波控制使能信号。列向滤波模块U9先进行图像列方向上的一维高斯滤波，将一维滤波数据通过行缓存模块U10作(n-1)行的缓存，连同当前行的一维高斯滤波数据共n行数据一起送给行向滤波模块U11完成高斯滤波。

如图3所示，所述滤波控制模块U8内包含行向移位寄存器U12，列向移位寄存器U13，滤波参数设置模块U14，列向多路选择器U15及行向多路选择器U16。其中滤波参数设置模块U14通过接收使用者设置的处理图像的起始和结束位置，产生行向缩小、行向相等、行向放大及列向使能信号。列向使能信号通过列向移位寄存器U13产生出列方向的各级像素时钟延时信号用于列向滤波数据缓存控制，同时利用列向延时[2]与列向延时[8]相与产生列向缩小信号，利用列向延时[5]产生列向相等信号，利用列向延时[2]与列向延时[8]相或产生列向放大信号，利用列向延时[7]与列向使能信号相或产生列向计算使能信号作为列向滤波模块U9的滤波使能信号。列向放大信号同时作为存储使能信号控制行缓存的存储。通过选择滤波模式控制列向及行向的多路选择器U15和U16分别得到列向滤波模式和行向滤波模式，这两个信号相与得到滤波使能信号。滤波使能信号通过行向移位寄存器U12产生出行方向各级像素时钟延时信号用于行向滤波控制，并利用行向延时[2]作为最终的高斯滤波图像数据流输出使能信号。

如图4所示，所述列向滤波模块U9内包含第一～八列向寄存器U17～U24，第一～三列向加法器U25～U27，第一～三列向乘法器U28～U30，列向并行累加器U31。其中第一～六列向寄存器U17～U22利用各级列向延时信号得到列向图像数据的六级缓存。利用高斯卷积核的对称性，将滤波系数相同的第一级缓存、第五级缓存通过第三列向加法器U27相加得到结果“列相加26”，第二级缓存、第四级缓存通过第二列向加法器U26相加得到结果“列相加35”，第六级缓存和当前列向图像数据通过第一列向加法器U25相加得到结果“列相加17”，第三级缓存由于具有单独的滤波系数通过第七列向寄存器U23作一级缓存得到结果“列相加4”。“列相加35”、“列相加4”和“列相加26”的结果通过第一～三列向乘法器U28～U30乘以各自的滤波系数得到结果“列相乘35”、“列相乘4”以及“列相乘26”。由于高斯卷积核的第一个和最后一个系数都是1，这样直接将“列相加17”的结果通过第八列向寄存器U24作一级缓存得到结果“列相乘17”，从而减少了一个乘法器宏单元模块的使用。四个列相乘结果通过列向并行累加器U31相加，得到列方向的高斯滤波结果。

如图5所示，所述行向滤波模块U11内包含第一～三行向加法器U32～U34，第一～二行向寄存器U35～U36，第一～三行向乘法器U37～U39以及行向并行加法器U40。行缓存模块U10缓存的(n-1)行滤波数据连通当前行的滤波数据在滤波使能信号控制下并行地送给行向滤波模块U11。利用高斯卷积核的对称性，将滤波系数相同的“滤波延时1行”和“滤波延时5行”通过行向第三行向加法器U34相加得到结果“行相加26”、“滤波延时2行”和“滤波延时4行”，“行相加26”、“滤波延时2行”和“滤波延时4行”通过第二行向加法器U33相加得到结果“行相加35”、“滤波延时6行”和“列向滤波输出”，“行相加35”、“滤波延时6行”和“列向滤波输出”通过第一行向加法器U32相加得到结果“行相加17”，“滤波延时3行”由于具有单独的滤波系数通过第一行向寄存器U35作一级缓存得到结果“行相加4”。“行相加35”、“行相加4”和“行相加26”的结果通过第一～三行向乘法器U37～U39乘以各自的滤波系数得到结果“行相乘35”、“行相乘4”和“行相乘26”。由于高斯卷积核的第一个和最后一个系数都是1，这样直接将“行相加17”的结果通过第二行向寄存器U36作一级缓存得到结果“行相乘17”从而减少了一个乘法器宏单元模块的使用。四个行相乘结果通过行向并行累加器U40相加，并通过移位除以一个总的系数最终得到高斯滤波结果。“滤波延时1～6行”均来自行缓存模块U10。

本发明装置的现实方法如下：

利用可编程逻辑门阵列根据不同需要动态配置滤波模式；

本实施例以处理图像大小为m×m，卷积核大小为n×n(n＝7)为例，经高斯滤波后，放大模式得到(m+n-1)×(m+n-1)大小的图像，相等模式得到m×m大小的图像，缩小模式得到(m-n+1)×(m-n+1)大小的图像。利用高斯卷积核的可分离性把二维的图像高斯滤波转化成两个一维的图像高斯滤波，先进行列方向的一维高斯滤波，利用FPGA内部的存储器将一维滤波数据作(n-1)行的缓存，再进行行方向高斯滤波，最后经过移位处理得到高斯滤波后的图像。利用高斯卷积核的对称性将乘法运算转换为加法运算，减少了FPGA中宝贵的乘法器宏单元模块的使用量。其中高斯滤波中的乘法运算采用FPGA中的乘法器宏单元模块来完成，减少了逻辑单元的使用，缩小了图像处理的延时。

Claims

1.一种模式可动态配置的图像高斯滤波方法，其特征在于包括以下步骤：

利用可编程逻辑门阵列根据不同需要动态配置滤波模式；

在相应滤波模式下，利用高斯卷积核的可分离性将二维图像高斯滤波过程分解为两个一维图像高斯滤波过程，先进行其中一个维度方向进行高斯滤波，并将此高斯滤波数据缓存在FPGA内部的存储器中，再进行另一个维度方向的高斯滤波，对该维度方向的高斯滤波进行移位处理，得到该滤波模式下最终的高斯滤波图像;

2.按权利要求1所述的模式可动态配置的图像高斯滤波方法，其特征在于：所述滤波模式包括放大模式、相等模式以及缩小模式，当处理图像大小为m×m，高斯卷积核大小为n×n时，放大模式得到(m+n-1)×(m+n-1)大小的图像，相等模式得到m×m大小的图像，缩小模式得到(m-n+1)×(m-n+1)大小的图像，m、n的单位为像素。

3.按权利要求1所述的模式可动态配置的图像高斯滤波方法，其特征在于：所述逻辑运算为：

4.按权利要求1所述的模式可动态配置的图像高斯滤波方法，其特征在于：两个一维方向高斯滤波过程相同，其中对一个维度方向进行高斯滤波步骤如下：

5.一种模式可动态配置的图像高斯滤波方法的实现装置，其特征在于：以FPGA为核心，完成模式可动态配置的图像高斯滤波，包括：

视频编码器，输入端与FPGA的数据输出端相连；

FLASH存储器，其输出端与FPGA数据输入端相连;

所述FPGA内具有滤波控制模块、列向滤波模块、行缓存模块以及行向滤波模块，其中滤波控制模块接收使用者选择的滤波模式及处理图像的起始和结束的位置信号，产生各种滤波控制使能信号至列向滤波模块；列向滤波模块对图像进行列方向上的一维高斯滤波，滤波结果送至行缓存模块；行缓存模块的输出端接至行向滤波模块;

所述滤波控制模块内具有行向移位寄存器、列向移位寄存器、滤波参数设置模块、列向多路选择器以及行向多路选择器，其中滤波参数设置模块通过接收使用者设置的处理图像的起始和结束位置信号，产生列向使能信号及三种行向滤波模式信号输出至列向移位寄存器；列向移位寄存器、列向移位寄存器产生列方向的各级像素时钟延时信号，送至列向及行向多路选择器；列向及行向多路选择器产生的滤波使能信号输出至列向滤波模块。

6.按权利要求5所述的模式可动态配置的图像高斯滤波方法的实现装置，其特征在于：列向滤波模块具有多个列向寄存器、多个列向加法器、多个列向乘法器以及列向并行累加器，其中多个列向寄存器分别接受图像数据进行缓存，输出端分别接至自列向加法器及列向寄存器，列向加法器及列向寄存器的输出端分别与列向乘法器及另外的列向寄存器相连；列向乘法器的输出端及列向寄存器的输出端同时接至列向并行累加器的输入端，列向并行累加器的输出端接至行缓存模块。

7.按权利要求5所述的模式可动态配置的图像高斯滤波方法的实现装置，其特征在于：所述行缓存模块为FPGA的内部存储器，缓存的结果输出至行向滤波模块。