CN104199025B - 超宽带伪随机编码雷达系统 - Google Patents

Abstract

本发明提供了一种超宽带伪随机编码雷达系统。该超宽带伪随机编码雷达系统中，对发射通道输出的信号分为两路，其中一路编码信号通过天线发射出去，另一路编码信号直接被第一接收通道采集作为脉冲压缩时的参考信号，这样可以保证两路信号是在相同的温度下产生并获得，从而保证了两路信号的一致性，进而提高脉冲压缩后的峰值旁瓣比，增大雷达系统的探测距离与探测概率。

Description

超宽带伪随机编码雷达系统

技术领域

本发明涉及电子行业雷达技术领域，尤其涉及一种超宽带伪随机编码雷达系统。

背景技术

近年来，超宽带雷达技术在科学界和工程界倍受关注，尤其在反恐、探地、技侦、军事、搜救、安检、医学等领域具有巨大应用价值。超宽带技术是一种能够具有良好分辨率和穿透深度的的雷达探测方法，可对隐藏在墙后的运动目标进行非入侵式探测以及成像。近年来，因其在反恐斗争和灾害救援等领域的广泛应用而倍受关注。

目前超宽带伪随机编码雷达大多处于实验室研制阶段。实际工程中，要求雷达具有大的时间带宽积及高的采样率，这就给发射机与接收机的设计带来压力，同时大的数据量也影响了超宽带伪随机编码的实时性。

对于伪随机编码雷达发射机来说，大都通过线性反馈移位寄存器来产生伪随机编码信号，其缺点是幅度失真和相位失真严重，在实际工程中难以补偿。另外，当硬件系统固定时，伪随机编码的长度也就固定了，当需要增长编码的长度时，就需要更改硬件系统，灵活性差。

接收机采用高速采样保持芯片与高速模数转换器(ADC)来接收伪随机编码雷达回波，而目前高速采样保持芯片的动态范围小、功耗大，这样就降低了整个接收机的动态范围，同时增加了系统的功耗。

雷达回波的脉冲压缩有两种方式：模拟相关器及基于FPGA的数字域定点计算。相关器的缺点是时间效率低；基于FPGA的数字域定点计算的缺点是丢失了部分信息，降低了计算的动态范围。

在实现本发明的过程中，申请人发现上述现有的伪随机编码雷达系统存在如下技术缺陷：

(1)伪随机编码雷达发射机的幅度失真与相位失真难以补偿、编码长度固定、灵活性差。

(2)伪随机编码雷达接收机的动态范围小、功耗大。脉冲压缩的时间效率低或含有计算误差。

发明内容

(一)要解决的技术问题

鉴于上述技术问题，本发明提供了一种超宽带伪随机编码雷达系统。

(二)技术方案

根据本发明的一个方面，提供了一种超宽带伪随机编码雷达系统。该超宽带伪随机编码雷达系统包括：发射通道100，用于将产生的伪随机编码信号转换为模拟形式，并分为两路信号，其中经第一路信号功率放大后，给雷达发射天线150馈电发射雷达信号；第一接收通道200，用于采集发射通道100输出的两路信号中的第二路信号，并将采集后的数字信号输出至脉冲压缩模块400；第二接收通道300，用于接收雷达发射天线150馈电发射雷达信号的回波信号，将其进行模数转换后输出至脉冲压缩模块400；以及脉冲压缩模块400，用于对第一接收通道200输入的第二路信号以及第二接收通道300输入的回波信号进行脉冲压缩，获得目标的脉冲响应函数。

(三)有益效果

从上述技术方案可以看出，本发明超宽带伪随机编码雷达系统具有以下有益效果：

(1)对发射通道输出的信号分为两路，其中一路编码信号通过天线发射出去，另一路编码信号直接被第一接收通道采集作为脉冲压缩时的参考信号，这样可以保证两路信号是在相同的温度下产生并获得，从而保证了两路信号的一致性，进而提高脉冲压缩后的峰值旁瓣比，增大雷达系统的探测距离与探测概率；

(2)相比于传统的线性反馈移位寄存器产生伪随机编码信号的方法，该发明中的伪随机编码信号产生是基于FPGA与高速DAC结构，可以实时调整伪随机编码的长度，以达到发射不同功率的伪随机编码信号的目的，同时可以获得不同信噪比。该发射机的灵活性高，并能在复杂的探测环境下更改发射的伪随机编码信号的长度，以达到更好的探测效果；

(3)相比于传统的高速采样保持与高速ADC结构，该发明中的接收机是基于可编程延时芯片与高分辨率高速ADC的混合采样结构，具有更大的接收动态范围，同时能达到更高的等效采样率。另外，该接收机具有价格低廉的优势；

(4)本发明中的雷达回波脉冲压缩方法还是基于FPGA数字域计算，但该计算是利用FPGA内部的大量DSP48E硬核并行计算，具有更快的处理速度；同时，计算所获得的每个脉冲压缩采样点为48bit位宽，这样可以减小计算误差，保持更大的计算动态范围。

附图说明

图1为根据本发明实施例超宽带伪随机编码雷达系统的结构示意图；

图2为图1所示超宽带伪随机编码雷达系统中伪随机编码信号发生器的结构示意图；

图3为图1所示超宽带伪随机编码雷达系统中第一数模转换器采样原理的示意图；

图4为图1所示超宽带伪随机编码雷达系统中脉冲压缩与计算模块的结构示意图；

图5为利用本实施例超宽带伪随机编码雷达系统进行穿墙探测的结果。

【本发明主要元件符号说明】

100-发射通道；

110-伪随机编码信号发生器；

111-第一存储模块； 112-第二存储模块；

113-第一分时复用模块； 114-判断模块；

115-第三存储模块； 116-第四存储模块；

117-第二分时复用模块；

120-第一数模转换器

130-功分器；

140-功率放大器；

150-雷达发射天线；

200-第一接收通道；

210-第一放大器； 220-第一模数转换器；

300-第二接收通道；

310-雷达接收天线； 320-带通滤波器；

330-第二放大器； 340-第二模数转换器；

400-脉冲压缩模块；

500-同轴电缆。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。需要说明的是，在附图或说明书描述中，相似或相同的部分都使用相同的图号。附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式。另外，虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值。

本发明的目的是提出一种超宽带伪随机编码雷达系统，它包括伪随机编码信号发生器、数字接收机及实时脉冲压缩。数字接收机有两个等效采样接收通道，一个接收通道用于采集发射的伪随机编码信号，另一个通道用于采集雷达回波；实时脉冲压缩是指利用FPGA内部的DSP内核来完成时域互相关的并行计算。

在本发明的一个示例性实施例中，提供了一种超宽带伪随机编码雷达系统。图1为根据本发明实施例超宽带伪随机编码雷达系统的结构示意图。如图1所示，本实施例超宽带伪随机编码雷达系统包括：

发射通道100，用于将产生的伪随机编码信号转换为模拟形式，并经过功分器130分为两路信号，其中第一路信号通过功率放大器140放大后，给雷达发射天线150馈电；

第一接收通道200，用于采集发射通道输出的两路信号中的第二路信号，并将采集后的数字信号输出至脉冲压缩模块；

第二接收通道300，用于接收回波信号，将其进行模数转换，并将其输出至脉冲压缩模块；

脉冲压缩模块400，用于对第一接收通道200输入的第二路信号以及第二接收通道300输入的回波信号进行脉冲压缩，从而获得目标的脉冲响应函数。

本实施例中，对发射通道输出的信号分为两路，其中一路编码信号直接被第一接收通道采集作为脉冲压缩时的参考信号，另一路编码信号通过发射天线辐射出去，这样可以保证两路信号是在相同的温度下产生并获得，从而保证了两路信号的一致性，进而提高脉冲压缩后的峰值旁瓣比，增大雷达系统的探测距离与探测概率。

以下分别对本实施例超宽带伪随机编码雷达系统的各个组成部分进行详细说明。

请参照图1，发射通道100包括：伪随机编码信号发生器110，用于产生伪随机编码信号；第一数模转换器120，与伪随机编码信号发生器相连接，用于将其输出的伪随机编码信号由数字形式转换为模拟形式；功分器130，与第一数模转换器120相连接，用于将其输出的模拟形式的伪随机编码信号分为两路信号输出，该两路信号中的第一路信号经由功率放大器140后，输送至雷达发射天线150馈电。功分器130输出的第二路信号经过同轴电缆500，与第一接收通道的第一放大器210相连接，然后通过第一模数转换器220转换成数字信号，并存储在FPGA中。

本实施例中，伪随机编码信号发生器110由FPGA实现。该伪随机编码信号发生器110采用正弦调制伪随机序列的调制方式：当伪随机序列为“+1”时，采用正相正弦信号进行输出；当伪随机序列为“-1”时，采用负相正弦信号进行输出，如表1所示。

表1

图2为图1所示超宽带伪随机编码雷达系统中伪随机编码信号发生器的结构示意图。如图2所示，该伪随机编码信号发生器110包括以下模块：

第一存储模块111，其为一查找表的形式，根据上位机发送的关于编码长度的命令自动选择第二存储模块112中对应长度的伪随机序列。；

第二存储模块112，用于存储不同编码长度的伪随机序列；

第一分时复用模块113，选择与上位机编码长度命令相一致的伪随机序列依次通过，进入判断模块114；

判断模块114，用于判断当前伪随机序列的值，如果当前值为“+1”，则使能第三存储模块115，即输出单个正相正弦信号；如果当前值为“-1”，则使能第四存储模块116，即输出单个反相正弦信号；

第三存储模块115，用于存储伪随机序列“+1”对应的单周期正相正弦信号；

第四存储模块116，用于存储伪随机序列“-1”对应的单周期反相正弦信号；

第二分时复用模块117，用于选择与当前序列值对应的单周期正相或反相的正弦信号通过，并送入高速DAC进行数模转换。

本实施例中，单周期正相正弦信号的N_s个采样点与单周期反相正弦信号的N_s个采样点分别存储在FPGA内部的第三存储模块与第四存储模块中，将这些数字化的正弦调制伪随机编码信号送给数模转换器，便得到了模拟的正弦调制伪随机编码信号，从而可以大幅度节省存储空间。

本实施例中，可以实时调整伪随机编码的长度，以达到发射不同功率的伪随机编码信号的目的，同时可以获得不同信噪比。该发射机的灵活性高，并能在复杂的探测环境下更改发射的伪随机编码信号的长度，以达到更好的探测效果。

图3为图1所示超宽带伪随机编码雷达系统中第一数模转换器采样原理的示意图。请参照图3，本实施例中，高速DAC的采样率为f_DAC，每一个码元的采样点数为N_s，则一个码元的时宽为T_chip＝N_s/f_DAC。假设高速DAC的采样率为2GHz，每个码元的采样点数为5，则码元的时宽为2.5ns。

请参照图1，第一接收通道200，其包括：第一放大器210，通过同轴电缆500与功分器130相连接，用于接收其输出的第二路信号，并对其进行功率放大；第一模数转换器220，与第一放大器210相连接，用于将功率放大后的信号进行模数转换，并将其输出至脉冲压缩模块400。

本实施例中，对发射通道输出的信号分为两路，其中一路编码信号直接被第一接收通道采集作为脉冲压缩时的参考信号，另一路编码信号通过天线发射出去，这样可以保证两路信号是在相同的温度下产生并获得，从而保证了两路信号的一致性，进而提高脉冲压缩后的峰值旁瓣比，增大雷达系统的探测距离与探测概率。

请参照图1，第二接收通道300包括：雷达接收天线310，用于接收发射天线150发射信号后的回波信号；带通滤波器320，与雷达接收天线310相连接，用于对雷达接收天线接收的回波信号进行滤波；第二放大器330与带通滤波器320相连接，用于放大微弱的目标回波信号；第二模数转换器340，与第二放大器330相连接，用于将放大后的回波信号由模拟形式转换为数字形式，并将其输出至脉冲压缩模块400。

在该第二接收通道中，雷达接收天线310接收到雷达回波后，将雷达回波通过带通滤波器320去除带外噪声，然后经过第二放大器330将微弱的回波信号放大，最后通过第二模数转换器340转换成数字信号，并存储在FPGA中。将第一模数转换器220转换的发射信号的数字信号与第二模数转换器340转换后的雷达回波的数字信号通过脉冲压缩模块400进行脉冲压缩计算，从而获得目标的脉冲响应函数。

本实施例中，脉冲压缩模块同样集成于FPGA芯片中，计算是利用FPGA内部的大量DSP硬核并行计算，具有更快的处理速度，同时占用了更少的存储资源。

假设第一接收通路中第一模数转换器ADC1采集的发射信号为s(n),n＝0,1,2...,N-1，第二接收通路中第二模数转换器ADC2采集的回波信号为y(m),m＝0,1,2,...,M-1。要得到目标的脉冲响应函数，就需要对发射信号与雷达回波做互相关计算，这两个信号的互相关函数R(k)为：

根据式(1)可知，要得到脉冲响应函数R(k)的一个采样点，需要N次相乘与N-1次相加。为了快速完成脉冲压缩计算，利用FPGA中的DSP硬核模块组成流水线型并行结构。

图4为图1所示超宽带伪随机编码雷达系统中脉冲压缩模块的结构示意图。如图4所示，该脉冲压缩模块包括N个DSP硬核。每个DSP硬核包括乘法器、加法器和D触发器。其中，乘法器的输出端连接至加法器的第一输入端。对于第一个DSP硬核中的加法器而言，其第二输入端的输入值为0。对于第N个DSP硬核中的加法器而言，其输出端连接至脉冲压缩模块的输出端。对于除第一个DSP硬核及第N个DSP硬核之外的内核，其加法器的输出端通过D触发器后连接至下一级DSP硬核中加法器的第二输入端，从而组成了一种流水线全并行结构。

其中，由第一模数转换器ADC1采集的发射信号s(n)的N个采样点分别作为N个DSP硬核中乘法器的乘数；假设DSP硬核运行的时钟为f_DSP，由第二模数转换器ADC2采集的雷达回波y(m)的M个采样点以时钟f_DSP的速度顺序地作为N个DSP硬核中乘法器的被乘数。

在第1个时钟周期里，将y(m)的第1个采样点同时送入N个DSP内核中乘法器作为被乘数；在第2个时钟周期里，将y(m)的第2个采样点同时送入N个DSP内核中乘法器作为被乘数；依次将y(m)的其它采样点送入，在第N个时钟周期里，将y(m)的第N个采样点同时送入N个DSP内核中乘法器作为被乘数，此时，得到了脉冲响应函数的第1个点R(0)，即：

在第N+1个时钟周期里，将y(m)的第N+1个采样点同时送入N个DSP内核中乘法器作为被乘数，此时，得到了脉冲响应函数的第2个点R(1)；依次可以得到脉冲响应函数的其它点。

可见，该流水线并行结构的流水线延时为N个时钟周期，完成整个脉冲压缩总共需要(N+M)个时钟周期。假设第一模数转换器ADC1采集到的发射信号s(n)的总长度为1000，第二模数转换器ADC2采集到的雷达回波y(m)的总长度为5000，DSP内核的时钟周期为5ns，则完成整个脉冲压缩处理总共需要30us。

为了验证本实施例超宽带伪随机编码雷达系统的应用效果，进行了实际场景验证。在该场景中，两面实体墙后人走动，两面墙的厚度均为24厘米，两面墙的间距为2.5米。发射的伪随机编码信号包括1023个码元，每个码元的时宽为2.5ns，雷达的采样分辨率为100ps。

图5为利用本实施例超宽带伪随机编码雷达系统进行穿墙探测的结果。由图5可知，从0秒到7秒的时间段内，墙后人体从第二面墙后远离雷达至13米；从7秒至13秒的时间段内，墙后人体从13米处走向雷达至第二面墙后；之后，墙后的人体来回走动。可以看出，上述结果具有很高的信噪比，人体目标的跟踪轨迹清晰。

至此，已经结合附图对本发明实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明超宽带伪随机编码雷达系统有了清楚的认识。

此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换，例如：FPGA还可以DSP、ARM或其他微型控制器的形式。

综上所述，本发明基于FPGA与高速DAC结构构成发射通道，可以实时调整伪随机编码的长度，以达到发射不同功率的伪随机编码信号的目的，同时可以获得不同信噪比；同时，将发射的伪随机编码信号分成两路，其中一路直接被第一接收通道采集，另一路通过发射天线辐射出去，然后接收机接收相应的雷达回波，这样可以认为发射的编码信号与雷达回波是在相同环境下采集到的，从而提高了两个信号的一致性，使得脉冲压缩后的峰值旁瓣比得到提高；同时，整个超宽带伪随机编码雷达系统具有信噪比高、实时处理强、探测距离远等优点。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种超宽带伪随机编码雷达系统，其特征在于，包括：

发射通道(100)，用于将产生的伪随机编码信号转换为模拟形式，并分为两路信号，其中经第一路信号功率放大后，给雷达发射天线(150)馈电发射雷达信号；

第一接收通道(200)，用于采集所述发射通道(100)输出的两路信号中的第二路信号，并将采集后的数字信号输出至脉冲压缩模块(400)；

第二接收通道(300)，用于接收雷达发射天线(150)馈电发射雷达信号的回波信号，将其进行模数转换后输出至脉冲压缩模块(400)；以及

脉冲压缩模块(400)，用于对所述第一接收通道(200)输入的第二路信号以及第二接收通道(300)输入的回波信号进行脉冲压缩，获得目标的脉冲响应函数；

其中，所述发射通道(100)包括：伪随机编码信号发生器(110)，用于产生伪随机编码信号；第一数模转换器(120)，与所述伪随机编码信号发生器(110)相连接，用于将其输出的伪随机编码信号由数字形式转换为模拟形式；功分器(130)，与所述第一数模转换器(120)相连接，用于将其输出的模拟形式的伪随机编码信号分为两路信号输出，该两路信号中的第一路信号经由功率放大器(140)后，输送至雷达发射天线(150)馈电发射雷达信号；第二路信号输出至第一接收通道(200)；

其中，所述伪随机编码信号发生器(110)采用正弦调制伪随机序列的调制方式：当伪随机序列为“+1”时，采用正相正弦信号进行输出；当伪随机序列为“-1”时，采用负相正弦信号进行输出；

其中，该伪随机编码信号发生器(110)包括：第二存储模块(112)，用于存储不同编码长度的伪随机序列；第三存储模块(115)，用于存储伪随机序列“+1”对应的单周期正相正弦信号；第四存储模块(116)，用于存储伪随机序列“-1”对应的单周期反相正弦信号；第一存储模块(111)，其为一查找表的形式，用于根据接收的编码长度指令选择所述第二存储模块(112)中对应长度的伪随机序列；第一分时复用模块(113)，与所述第二存储模块(112)相连接，用于与选择编码长度指令相一致的伪随机序列依次通过，进入判断模块(114)；判断模块(114)，与所述第一分时复用模块(113)相连接，用于判断当前伪随机序列的值，如果当前值为“+1”，则使能第三存储模块(115)，即输出单个正相正弦信号；如果当前值为“-1”，则使能第四存储模块(116)，即输出单个反相正弦信号；以及第二分时复用模块(117)，与所述第三存储模块(115)和第四存储模块(116)相连接，用于选择与当前序列值对应的单周期正相或反相的正弦信号通过，并送入第一数模转换器(120)进行数模转换。

2.根据权利要求1所述的超宽带伪随机编码雷达系统，其特征在于，所述伪随机编码信号发生器(110)由FPGA芯片实现。

3.根据权利要求2所述的超宽带伪随机编码雷达系统，其特征在于：

所述脉冲压缩模块(400)，用于将所述第一接收通道(200)输入的发射信号s(n),n＝0,1,2...,N-1与第二接收通道输入的回波信号为y(m),m＝0,1,2,...,M-1进行如下互相关运算，进而得到目标的脉冲相应函数：

$R\left(k\right)=\underset{n=0}{\overset{N-1}{\Σ}}s\left(n\right)y(n+k),k=0,1,2,...,M-1$

其中，R(k)为发射信号s(n),n＝0,1,2...,N-1和回波信号为y(m),m＝0,1,2,...,M-1互相关函数。

4.根据权利要求3所述的超宽带伪随机编码雷达系统，其特征在于，所述脉冲压缩模块包括N个DSP硬核；

每个DSP硬核包括乘法器、加法器和D触发器，DSP硬核运行的时钟为f_DSP；

由第一接收通道输入的发射信号s(n)的N个采样点分别作为N个DSP硬核中乘法器的乘数；由第二接收通道输入的雷达回波y(m)的M个采样点以时钟f_DSP的速度顺序地作为N个DSP硬核中乘法器的被乘数；

对于第一个DSP硬核中的加法器而言，其第二输入端的输入值为0，对于第N个DSP硬核中的加法器而言，其输出端通过D触发器后连接至所述脉冲压缩模块的输出端，对于除第一个DSP硬核及第N个DSP硬核之外的内核，其加法器的输出端通过D触发器后连接至下一级DSP硬核中加法器的第二输入端。

5.根据权利要求4所述的超宽带伪随机编码雷达系统，其特征在于，所述脉冲压缩模块(400)同样由所述FPGA芯片实现。

6.根据权利要求1至5中任一项所述的超宽带伪随机编码雷达系统，其特征在于，所述第一接收通道(200)包括：

第一放大器(210)，与所述功分器(130)相连接，用于接收其输出的第二路信号，并对其进行信号放大；

第一模数转换器(220)，与所述第一放大器(210)相连接，用于将放大后的信号进行模数转换，并将其输出至所述脉冲压缩模块(400)。

7.根据权利要求1至5中任一项所述的超宽带伪随机编码雷达系统，其特征在于，所述第二接收通道(300)包括：

雷达接收天线(310)，用于接收所述雷达发射天线(150)馈电发射雷达信号后的回波信号；

带通滤波器(320)，与所述雷达接收天线(310)相连接，用于对所述雷达接收天线接收的回波信号进行滤波；

第二放大器(330)，与所述带通滤波器(320)相连接，用于放大滤波后的回波信号；以及

第二模数转换器(340)，与所述第二放大器(330)相连接，用于将放大后的回波信号由模拟形式转换为数字形式，并将其输出至所述脉冲压缩模块(400)。