JPH05232515A - Semiconductor integrated circuit and its production - Google Patents

Semiconductor integrated circuit and its production

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JPH05232515A
JPH05232515A JP27539692A JP27539692A JPH05232515A JP H05232515 A JPH05232515 A JP H05232515A JP 27539692 A JP27539692 A JP 27539692A JP 27539692 A JP27539692 A JP 27539692A JP H05232515 A JPH05232515 A JP H05232515A
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wiring
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Akira Mase
Yasuhiko Takemura
Hideki Uoji
Shunpei Yamazaki
舜平 山崎
保彦 竹村
晃 間瀬
秀貴 魚地
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Semiconductor Energy Lab Co Ltd
株式会社半導体エネルギー研究所
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Abstract

PURPOSE: To provide the process for production which decreases mask alignment stages in the production of the integrated circuit on an insulating substrate and to enhance the reliability of the resulted integrated circuit and to improve the yield.
CONSTITUTION: The surfaces of the gate electrode 106, first metallic wiring, such as wiring, etc., formed on the thin-film-like semiconductor element having multilayered wirings, such as thin-film transistors, formed on the insulating substrate 101 are anodized, by which an insulating film 109 is formed on these surfaces and an interlayer insulator is formed directly or separately thereof and thereafter, source and drain electrodes or second metallic wirings 110, 111, such as wirings, are formed.
COPYRIGHT: (C)1993,JPO&Japio

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、信頼性および量産性に優れ、歩留りの高い、絶縁基板上に形成された半導体集積回路およびその作製方法に関する。 The present invention relates to a highly reliable and mass productivity, high yield, a semiconductor integrated circuit and a method for manufacturing formed on an insulating substrate. 本発明は、その応用分野として、例えば、液晶ディスプレーや薄膜イメージセンサー等の駆動回路あるいは3次元集積回路等を構成せんとするものである。 The present invention has as its applications, for example, and constitutes cents a liquid crystal display or a thin film image sensor of the drive circuit or 3-D integrated circuits and the like.

【0002】 [0002]

【従来の技術】近年、ガラスやサファイヤ等の絶縁基板上に半導体集積回路を形成することが試みられている。 In recent years, it has been attempted to form a semiconductor integrated circuit on an insulating substrate such as glass or sapphire.
その理由としては、基板と配線間の寄生容量が低下して動作速度が向上することと、特に石英その等のガラス材料は、シリコンウェファーのような大きさの制限がなく、安価であること、素子間の分離が容易で、特にCM It The reason is that the glass material and the parasitic capacitance between the substrate and the wiring is improved operating speed decreases, particularly quartz thereof, etc., there is no size limit, such as silicon wafer, is inexpensive, easy separation between elements, in particular CM
OSのモノリシック集積回路で問題となるようなラッチアップ現象がおこらないこと等のためである。 Latch-up phenomenon becomes a problem in monolithic integrated circuit OS is because such that does not occur. また、以上のような理由とは別に液晶ディスプレーや密着型イメージセンサーにおいては、半導体素子と液晶素子あるいは光検出素子とを一体化して構成する必要から、透明な基板上に薄膜トラジスター(TFT)等を形成する必要がある。 Further, as described above separately in a liquid crystal display and contact type image sensors reason, the need to configure integrating the semiconductor elements and liquid crystal element or the photodetecting element, a thin film Toraji Star on a transparent substrate (TFT) it is necessary to form and the like.

【0003】 [0003]

【発明が解決しようとする課題】このような理由から絶縁性基板上に薄膜状の半導体素子が形成されるようになった。 THE INVENTION Problems to be Solved became thin-film semiconductor device on an insulating substrate such reasons is formed. しかしながら、従来の絶縁基板上の半導体集積回路は、半導体基板上の半導体集積回路(モノリシック集積回路)と同じ製造工程を援用した為、作製に要するマスク数が極めて多くなった。 However, the semiconductor integrated circuit of the conventional insulating substrate, in order to incorporate the same manufacturing process as the semiconductor integrated circuit on a semiconductor substrate (monolithic integrated circuit), the number of masks required for manufacturing is extremely high. 従来のモノリシック集積回路では、基板である、シリコン単結晶は極めて信頼性が高く、熱処理に伴う変形等の問題がほとんどなく、したがって、マスク合わせの工程においても、そのような理由のためマスクがずれるということはあまりなかった。 In conventional monolithic integrated circuit, a substrate, a silicon single crystal is extremely reliable, with little problems such as deformation due to heat treatment, therefore, also in the process of mask alignment, it is shifted masks for such reasons the fact that there was not much.

【0004】しかしながら、一般に市販されている絶縁基板は、シリコン基板に比べて信頼性が低く、また、特にガラス系の材料でできた基板は熱処理によって無秩序に変形してしまうため、設計したマスクが合わなくなってしまうなど、マスク合わせが極めて困難となることがあった。 However, an insulating substrate that are generally commercially available, less reliable than the silicon substrate, also, in particular since the substrate made of the material of the glass system would randomly deformed by the heat treatment, the designed mask such as no longer fit, there was that mask alignment is extremely difficult.

【0005】さらに、液晶ディスプレー等の目的のために使用する場合には、従来の集積回路に比べて格段に広い面積に集積回路を形成することが求められ、なおさらマスク合わせは困難な作業となった。 Furthermore, when used for purposes such as a liquid crystal display, it is required to form an integrated circuit on much wider area than the conventional integrated circuit, a still mask alignment is difficult task It was. したがって、マスク合わせの工程を減らすことが必要とされてきた。 Accordingly, it has been required to reduce the mask alignment steps. 本発明はこのような絶縁基板上のでの集積回路の作製においてマスク合わせの工程の少ない作製方法を提唱するものである。 The present invention proposes a low manufacturing method of mask alignment steps in the fabrication of integrated circuits in such an insulating substrate Ueno.

【0006】本発明では、また、得られる集積回路の信頼性を高め、歩留りの向上をも目的とする。 [0006] In the present invention, also increases the reliability of the integrated circuits to be obtained for the purpose also to improve the yield. 絶縁基板上に集積回路を形成する場合には、特に、素子の静電破壊が問題となる。 In the case of forming an integrated circuit on an insulating substrate, in particular, the electrostatic breakdown of the device becomes a problem. というのは、絶縁基板である為に静電気が発生しやすく、なおかつ、静電気を除去することが困難であるためである。 Since the static electricity is likely to occur because of the insulating substrate, yet, because it is difficult to remove static electricity. 特に、多層配線間の静電破壊は、 In particular, the electrostatic breakdown between the multilayer wiring
例えば、液晶ディスプレーの場合には、1か所の破壊によって、縦横各1行が使用不能になってしまい、例えば半導体メモリーの場合のように、他の部分で補うということができず、その損害は大きい。 For example, in the case of the liquid crystal display is, by disruption of one position, the one line vertical and horizontal becomes unavailable, for example, as in the case of the semiconductor memory, it is impossible that compensated elsewhere, the damage It is large.

【0007】 [0007]

【課題を解決する手段】本発明では、従来とは全く異なるプロセスを導入することによって上記の問題点を解決しようとするのである。 SOLUTION to means the Problems The present invention is to try to solve the above problems by introducing an entirely different process from the conventional. すなわち、従来の集積回路で使用されていた層間絶縁物に関して、本発明では、下部の配線層を酸化して形成した絶縁物を層間絶縁物の全部あるいは一部として用い、それによってマスク合わせの回数を減らし、あるいは、多層配線間の耐圧を向上せしめる。 That is, for the conventional interlayer insulator which has been used in integrated circuits, the present invention uses an insulator formed by oxidizing the lower wiring layer as all or part of the interlayer insulator, the number of which the mask alignment the reduced, or of improving the breakdown voltage between the multi-layer wiring.

【0008】図1には、本発明の例を示す。 [0008] Figure 1 shows an example of the present invention. まず、絶縁表面を有する基板101上にパッシベーション膜として厚さ100〜1000nmの酸化珪素膜102を形成し、その上に半導体被膜を形成する。 First, a silicon oxide film 102 having a thickness of 100~1000nm as a passivation film over the substrate 101 having an insulating surface, forming a semiconductor film thereon. この絶縁表面を有する基板としては、ガラス基板、シリコンウェファー上に絶縁膜が設けられた基板、シリコン半導体を用いたモノリシック半導体集積回路上に絶縁膜が設けられた基板等を使用することができる。 As the substrate having an insulating surface can be used a glass substrate, a substrate having an insulating film provided on silicon wafer, substrate or the like having an insulating film on a monolithic semiconductor integrated circuit using a silicon semiconductor is provided. パッシベーション膜は、基板からナトリウム等の可動イオンがその上の半導体領域中に侵入して、半導体特性を劣化させることを抑制する作用を有する。 The passivation film has a movable ion such as sodium from the substrate from entering a semiconductor region thereover, action of inhibiting deteriorating the semiconductor characteristics. このパッシベーション膜は、単層の膜でも、また、例えば窒化珪素と酸化珪素、酸化アルミニウム等の多層膜であってもよい。 The passivation film, even film of a single layer, for example silicon nitride and silicon oxide, or a multilayer film such as aluminum oxide. さらに、基板が十分に高純度なもので、可動イオンが十分少ない場合には、わざわざこのようにパッシベーション膜を設ける必要はない。 Furthermore, the substrate is sufficient high purity, when the movable ions is sufficiently small, it is not necessary to provide the bother Thus passivation film. 半導体被膜としては、例えば、アモルファスあるいは多結晶、もしくは、微結晶質のシリコンを用いればよい。 As the semiconductor film, for example, amorphous or polycrystalline, or may be used for silicon microcrystalline. この半導体被膜をエッチングして半導体領域103 Semiconductor region 103 the semiconductor film is etched
を形成する。 To form.

【0009】さらに、その上に絶縁被膜を形成する。 Furthermore, an insulating film thereon. この絶縁被膜はゲイト絶縁膜として使用されるので、下の半導体領域との界面の特性が優れたものを使用し、かつ、キャリヤトラップ中心、界面準位となるような欠陥の少ないものを使用することが望まれる。 This insulating film is used as a gate insulating film, using the excellent characteristics of the interface between the bottom semiconductor region, and, using carrier trap centers, those few defects such that the interface level it is desired. 例えば、EC For example, EC
R−CVD法によって形成した酸化珪素膜等がよい。 It is a silicon oxide film or the like formed by R-CVD method. また、複数の絶縁被膜を多層に重ねた構造としてもよい。 It is also a structure in which a plurality of stacked insulating film in a multilayer.
この絶縁被膜の厚さは、ゲイト絶縁膜として使用することを考慮して決定される。 The thickness of the insulating coating is determined in consideration of the use as a gate insulating film. 典型的には、50〜500n Typically, 50~500n
mである。 A m. このようにして、図1(A)で示される構造が得られる。 In this manner, the structure shown in FIG. 1 (A) is obtained.

【0010】その後、金属、例えばアルミニウムを主成分とする金属被膜が形成される。 [0010] Thereafter, a metal, for example, a metal film containing aluminum as main component is formed. すなわち、ほとんど不純物を含有しないアルミニウムや、純粋なアルミニウムでは強度が不十分で、例えば、エレクトロマイグレーションのような機械的な力に弱い場合には、アルミニウムにシリコンを1〜10%添加した合金等を用いて被膜を形成する。 That is, aluminum or not containing little impurities, the strength is insufficient a pure aluminum, for example, in the case vulnerable to mechanical force, such as electromigration, was added to the silicon in the aluminum 1-10% alloy to form a coating using. アルミニウムのかわりにチタンやタンタルまたは、珪化チタン、珪化タンタル、アルミニウム化合物、チタン化合物、タンタル化合物であってもよい。 Titanium or tantalum or in place of aluminum, titanium silicide, tantalum silicide, aluminum compounds, titanium compounds, or may be a tantalum compound. これらの金属は陽極酸化法(陽極化成法)によってその材料の酸化物膜を形成することができ、また、この酸化物膜は耐圧性に優れている。 These metals can form an oxide film of the material by anodic oxidation (anodization), also the oxide film has excellent pressure resistance. しかしながら、この金属の選択で注意しなければならないことは、酸化アルミニウムに比べると、酸化チタンや酸化タンタルは格段に比誘電率が大きいということである。 However, it must be noted in the selection of the metal, compared to aluminum oxide, titanium oxide or tantalum oxide is that large remarkably dielectric constant. したがって、層間絶縁物としてこれらの誘電率の高い材料を使用すれば、誘電損失が大きくなることがある。 Therefore, the use of these high dielectric constant materials as an interlayer insulator, there is the dielectric loss increases. また、タンタルやチタンはアルミニウムに比して抵抗率が高いことも材料の選択においては検討しなければならない。 Also, must be considered in even the selection of materials is high tantalum and titanium resistivity than aluminum. したがって、例えば、同じ第1の配線ではあっても、高速応答性を要求され、上部配線との静電損失が小さいことの要求されるゲイト配線ではアルミニウムを用い、さほどの高速応答性は要求されず、むしろキャパシタとして機能することの要求される蓄積容量配線にはタンタルやチタンを用いるというように使いわけることも望ましい。 Thus, for example, even in the same first wiring are required to fast response, using aluminum at the required gate lines that electrostatic loss between upper wiring is small, much of the high-speed response is required not, it is also desirable that rather the required storage capacity lines of function as capacitor split use and so using tantalum or titanium. もちろん、その場合にはマスクの枚数は1枚余分に必要である。 Of course, in that case the number of masks is required for extra minutes one. さて、このようにして形成された金属膜を選択的に除去して、例えば、ゲイト電極106や、それから延びる配線(ゲイト配線)105、あるいは、蓄積容量電極として機能し、ゲイト配線とは別に使用される配線(蓄積容量配線)107を形成する。 Now, in this way the metal film formed by selectively removing, for example, and the gate electrode 106, then extends the wiring (gate wiring line) 105 or function as storage capacitor electrodes, apart from using the gate wiring It is a wiring to form a (storage capacitor lines) 107. ゲイト電極はリンドープシリコンまたは金属の単層、リンドープシリコン膜と金属膜の多層であってもよい。 The gate electrode is a single layer of phosphorus-doped silicon or metal, it may be a multilayer of phosphorus-doped silicon film and the metal film. 多層の場合はリンドープシリコン膜の厚さは例えば20乃至500Åである。 For multilayer thickness of the phosphorus-doped silicon film is 20 to 500Å, for example.

【0011】次に、公知の不純物拡散法、例えば、イオン注入法やプラズマドーピング法、によって、半導体領域に不純物を導入し、不純物領域108を形成する。 [0011] Next, a known impurity diffusion method, for example, an ion implantation method or a plasma doping method, by introducing an impurity into the semiconductor region to form an impurity region 108. このとき、ゲイト電極106が不純物注入の際のマスクとして機能するため、自己整合的(セルフアライン的)に不純物領域が形成される。 At this time, since the gate electrode 106 serves as a mask for impurity implantation, impurity regions self-aligned manner (self-aligning manner) is formed. このようにして、図1(B) In this manner, and FIG. 1 (B)
が得られる。 It is obtained.

【0012】不純物領域形成後、適切な電解溶液中に基板ごと浸漬して、ゲイト配線、蓄積容量配線を電源に接続し、直流もしくは交流の電流を通じて陽極酸化をおこない、ゲイト配線、ゲイト電極、蓄積容量電極等の表面に酸化膜109を形成する。 [0012] After the impurity regions formed, was immersed together with the substrate in a suitable electrolyte solution, and connected gate wiring line, a storage capacitor wiring in the power supply, perform anodization through the current of the direct current or alternating current, the gate wiring, the gate electrode, the accumulation forming an oxide film 109 on the surface of such capacitive electrodes. 上記配線等の材料としてアルミニウムを用いた場合には酸化アルミニウムの、チタンを用いた場合には酸化チタンの、タンタルを用いた場合には酸化タンタルの被膜が形成される。 Aluminum oxide in the case of using aluminum as a material of the wiring, etc., of titanium oxide in the case of using titanium, in the case of using the tantalum film of tantalum oxide is formed. これらの酸化物膜は、純粋に金属と酸素からなるのではなく、内部に電解質を構成する元素が含まれたり、水和物となったりし、よって、その物理的性質は変化する。 These oxide films, purely not consist of a metal and oxygen, or contains the elements constituting the interior electrolyte, or a hydrate, therefore, its physical properties are varied. 例えば、電解質に有機酸を用いた場合には、酸化物膜中に炭素が含まれ、硫酸を用いた場合には硫黄が含まれる。 For example, when an organic acid electrolyte contains carbon in the oxide film include sulfur in the case of using sulfuric acid. 電解質にアルカリ金属イオンを含む材料を用いることは避けるべきである。 It should be avoided to use a material containing an alkali metal ion in the electrolyte. アルカリ金属イオン(ナトリウムやカリウム) Alkali metal ions (sodium and potassium)
は、半導体領域中に侵入すると半導体の導電特性に著しい損害を与えるからである。 This is because providing significant damage to the conductive properties of the semiconductor when entering a semiconductor region.

【0013】酸化膜の厚さは、必要とされる耐圧によって決定されるほか、この酸化工程によってゲイト電極が後退するので、不純物領域とゲイト電極の重なり方をも考慮して決定される。 [0013] The thickness of the oxide film, in addition to being determined by the breakdown voltage is required, since the gate electrode is retracted by the oxidation process is determined in consideration of the overlapping manner of the impurity region and the gate electrode. 典型的には、酸化物膜の厚さは1 Typically, the thickness of the oxide film 1
0〜1000nmである。 It is 0~1000nm.

【0014】また、例えば、ゲイト配線だけを電源に接続し、蓄積容量配線はつながなかった場合には、ゲイト配線にのみ酸化物膜が形成され、蓄積容量配線には、自然酸化膜以外には実質的に酸化物膜が形成されない。 Further, for example, to connect only the gate wiring to the power supply, when not connecting the storage capacitor wiring is formed only oxide film to the gate wiring, the storage capacitor wiring, in addition to the natural oxide film substantially oxide film is not formed. あるいは、それぞれに通電する時間、電流、電圧等を変化させてもよい。 Alternatively, the time for energizing the respective currents may be changed voltage and the like. このようにして、形成される酸化物膜の厚さを変化させることが可能である。 In this way, it is possible to vary the thickness of the oxide film to be formed. 例えば、層間絶縁物として使用する場合には配線間の容量を減らす為に膜厚は大きい方が望ましいが、一方、蓄積容量等のキャパシタの絶縁物として使用する場合には薄い方が望ましい。 For example, although it is preferably larger in thickness in order to reduce the capacitance between wirings when used as an interlayer insulator, on the other hand, when used as the insulator of the storage capacitance of the capacitor is thinner is preferable. このような目的に違いがある場合には上記のような手法を用いることが有効である。 If there is a difference for this purpose, it is effective to use a method as described above.

【0015】このようにして、上記配線等が酸化物膜で被覆されたら、基板を溶液から取り出し、よく乾燥させる。 [0015] In this way, the wiring or the like if it is covered with an oxide film, the substrate is taken out of the solution and dried well. また、必要によっては熱水あるいは高温蒸気にさらすことによって酸化物膜の改質をおこなってもい。 Moreover, Some perform the modification of the oxide film by exposure to hot water or hot steam is necessary. すなわち、陽極酸化法において、特に厚い酸化物膜を得ることを目的とする条件においては、得られる膜は多孔質の膜である。 That is, in the anodic oxidation method, in the conditions for the purpose of obtaining a particularly thick oxide film, the resulting film is a film of porous. このような膜は厚いけれども耐圧に問題がある場合があり、また、後の工程において、孔を介して電流が短絡することがある。 Although such a membrane is thicker there may be a problem with the breakdown voltage, and in a subsequent step, there is a current short-circuited through the hole. そのような場合には酸化物膜を高温の水と反応させて、水和物とし、体積を膨張させることによって粗をふさぐとよい。 Such is reacted with the oxide film with hot water when, as a hydrate, may close the crude by expanding the volume. このようにして緻密な絶縁性のよい膜が得られる。 Thus dense insulating good film is obtained. いずれにせよ、被膜上に電解質が残存しないように十分に洗浄し、乾燥させることが必要である。 In any case, the electrolyte is sufficiently cleaned so as not to remain on the coating, it is necessary to dry. このようにして、図1(C)が得られる。 Thus, FIG. 1 (C) is obtained.

【0016】その後、金属被膜を形成し、これをパターニングして、例えば、ドレイン配線・電極110やソース電極11を形成する。 [0016] Then, a metal film, by patterning this, for example, to form the drain wiring electrode 110 and the source electrode 11. 特に、マトリクス回路等の多層配線では、このようにして形成された配線は、最初に形成された配線と交差することが必要とされることがある。 In particular, in the multilayer wiring such as the matrix circuit, the thus formed wiring may be required to cross the initially formed wiring. 従来は、最初の配線形成後に、絶縁材料で層間絶縁物を形成して、その後に上部の配線を形成するのであるが、本発明では、層間絶縁物を形成しないで、じかに上部配線を形成することが可能である。 Conventionally, after the first wiring formation, an insulating material to form an interlayer insulator, although it is to thereafter form an upper wiring, in the present invention, without forming an interlayer insulator, forming a directly upper wiring It is possible. すなわち、既に下部配線が酸化物膜で被覆されているからである。 That is because the lower wiring already is covered with an oxide film. したがって、従来の方法に比べて、この段階で、マスクを1枚減らすことが可能となる。 Therefore, as compared with the conventional method, at this stage, it becomes possible to reduce one mask. このようにして、図1(D) Thus, FIG. 1 (D)
を得る。 Obtained.

【0017】本発明では、図1(D)を得るのに要するマスクは、半導体領域形成用、第1の金属配線形成用と、この第2の金属配線形成用の3枚である。 In the present invention, the mask required for obtaining the FIG. 1 (D) semiconductor regions forming a first metal wiring formation, a three the second metal interconnect formation. しかしながら、従来の方法では、半導体領域形成用、第1の金属配線形成用、トランジスタのソース電極形成用(層間絶縁物に孔を開ける)、第2の金属配線形成用の4枚が必要であった。 However, in the conventional method, a semiconductor region forming a first metal interconnect formation, (a hole in the interlayer insulator) source electrode forming a transistor, a required four second metal wiring formed It was.

【0018】その後は、例えば、図1(E)に示すように、酸化インジウム錫や酸化錫等の透明導電性材料の被膜を、例えば、スパッタリング法によって形成し、これをパターニングして液晶ディスプレーの画素電極を形成すれば、液晶ディスプレーの画素が形成される。 [0018] After that, for example, as shown in FIG. 1 (E), a film of transparent conductive material such as indium tin oxide or tin oxide, for example, formed by a sputtering method, a liquid crystal display by patterning the by forming the pixel electrodes, the pixel of the liquid crystal display is formed. 以上の工程に要されるマスクの枚数は4枚である。 Number of masks requiring the above steps is four. 図2には、 In FIG. 2,
このようにして作製した、液晶ディスプレーの画素を上面から見た様子を示す。 There was thus prepared shows a state viewed pixels of the liquid crystal display from the top. 図中の鎖線a−b−c−dは、 Chain line a-b-c-d in the figure,
図1(E)のa−b−c−dに対応し、図1にはそれぞれの点での断面の概略が示されている。 Corresponding to a-b-c-d in FIG. 1 (E), are schematic cross-section at each point is shown in Figure 1.

【0019】図1(E)から明らかなように、薄膜トランジスタ(TFT)の不純物領域108の端とゲイト電極の端は一致していない。 [0019] Figure 1 As is clear from (E), the edge of the end and the gate electrode of the impurity region 108 of the thin film transistor (TFT) do not match. 図では、ゲイト電極と不純物領域は重ならないように描かれている。 In the figure, the gate electrode and the impurity regions are depicted as not to overlap. ゲイト電極と不純物領域の開き(これをオフセットという)Lは、例えば、0.2〜0.5μmとなるように設計される。 Opening the gate electrode and the impurity region (called offset) L is, for example, are designed to be 0.2 to 0.5 [mu] m. このようなことができるのも本発明の特徴である。 Are also a feature of the present invention can have such a thing. すなわち、図1の例では、セルフアライン的に不純物を注入して、不純物領域を形成した後、ゲイト電極の表面を酸化するので、ゲイト電極の表面はこの酸化工程によって後退する。 That is, in the example of FIG. 1, by injecting a self-alignment manner impurities after formation of the impurity regions, since oxidizing the surface of the gate electrode, the surface of the gate electrode is retracted by the oxidation process. したがって、オフセット状態となる。 Therefore, the offset state. このようなオフセット状態とすることによって、TFTのドレイン電流のON/OFF比を大きくすることや、逆極性のゲイト電圧が印加された場合に、しばしば見られたリーク電流の増加を抑制する効果を得ることができる。 With such an offset state, by increasing the ON / OFF ratio of drain current of the TFT and, when the gate voltage of opposite polarity is applied, often an effect of suppressing an increase in seen leakage current it is possible to obtain.

【0020】図1では、ゲイト電極と不純物領域の関係はオフセットとなる例を示したが、本発明によれば、このオフセットの大きさLを任意の値とすることも、また、ゲイト電極と不純物領域の重なったオーバラップ状態とすることも自在にできる。 [0020] In FIG. 1, the relationship of the gate electrode and the impurity region is an example of an offset, according to the present invention, also the size L of the offset to any value, also, and the gate electrode It may freely be overlapping overlap condition of impurity regions. すなわち、例えば、不純物注入方法として、イオン注入法を用いれば、イオンのエネルギーの大きさによって、注入されたイオンの2次散乱の程度を調節することができる。 That is, for example, as an impurity injection process, the use of the ion implantation method, it is possible by the size of the ion energy, regulate the degree of secondary diffusion of the implanted ions. イオンの2次散乱は不純物イオンがゲイト電極の下にもぐりこむ原因となるものである。 Secondary ion scattering are those impurity ions cause the slips under the gate electrode. すなわち、2次散乱が大きければ、ゲイト電極と不純物領域の重なりが大きく、オーバラップ状態となる。 That is, secondary diffusion is large, large overlap of the gate electrode and the impurity region, an overlap condition. また、イオンのエネルギーを小さくして2次散乱を抑えれば、重なりは抑制される。 Also, Osaere secondary scattered to reduce the energy of the ions, the overlap is suppressed.

【0021】一方、本発明ではその後、ゲイト電極を酸化することによって、ゲイト電極が後退する。 Meanwhile, then the present invention, by oxidizing the gate electrode, the gate electrode to retract. この後退の程度は酸化の程度によって決定される。 The extent of this retraction is determined by the degree of oxidation. したがって、 Therefore,
イオン注入エネルギーと酸化の条件を制御することによって、任意の大きさで、オフセット状態やオーバーラップ状態を実現できるのである。 By controlling the ion implantation energy and the oxidation conditions, in any size, it can be realized an offset state and overlapped state.

【0022】図においては、蓄積容量電極・配線107 [0022] In the figure, the storage capacitor electrodes and wiring 107
が示されている。 It is shown. この電極・配線はその酸化膜を介して透明な画素電極112と対向し、また、液晶を隔てて形成される対向電極と同電位に保たれることによって、液晶画素の容量と平行な容量を構成することとなる。 The electrodes and wiring faces the transparent pixel electrode 112 through the oxide film, also by being kept at the counter electrode at the same potential, which is formed at a liquid crystal, a capacitance of the liquid crystal pixel and parallel capacitance the fact that you want to configure. これは、例えば、薄膜トランジスタ(TFT)のゲイトとソース間の寄生容量が大きい場合に、ゲイト信号のON/ This, for example, in the case parasitic capacitance between the gate and source of the thin film transistor (TFT) is large, the gate signal ON /
OFFによって、液晶画素の電位が変動することを軽減する目的で設けられる。 By OFF, are provided for the purpose of electric potential of the liquid crystal pixel is reduced to vary. 図1の例では、チタン、アルミニウム、タンタル等の酸化物が誘電体となり、これらの材料の比誘電率は、代表的な絶縁・誘電材料である、酸化珪素の2倍以上であるので蓄積容量の面積を減らすことが可能である。 In the example of FIG. 1, titanium, aluminum, an oxide is a dielectric such as tantalum, the dielectric constant of these materials is typical insulation-is a dielectric material, the storage capacitor because it is more than double the silicon oxide it is possible to reduce the area. すなわち、液晶画素のうち光を透過する部分の面積を大きくすること(開口率を上げること) In other words, increasing the area of ​​the portion which transmits light of a liquid crystal pixel (increasing the aperture ratio)
が可能となる。 It is possible. 付け加えるならば、このような蓄積容量は、液晶ディスプレーでは必ずしも必要でない。 If add, such storage capacitors are not necessary in the liquid crystal display.

【0023】図3には、本発明の別の例を示す。 [0023] FIG. 3 shows another example of the present invention. 図1の例では、層間絶縁物は、下部配線の酸化膜だけであったが、その場合には、厚さの点で問題があり、また、このような酸化物は誘電率が大きいので、配線間容量の増加の原因となる。 In the example of FIG. 1, an interlayer insulator is was only oxide film of the lower wiring, in that case, there is a problem in terms of thickness, and because such an oxide has a dielectric constant greater, cause of the increase of the wiring capacitance. そこで、図3では層間絶縁物を2層とし、その厚さを増すとともに、平均的な誘電率の低下を計って、配線間容量の低減をおこなった例を示す。 Therefore, the in interlayer insulator 3 has a two-layer, with increasing its thickness, and measure the decrease in the average dielectric constant, showing an example in which was subjected to reduction of inter-wiring capacitance.

【0024】図1の場合と同様に、絶縁基板301上に、パッシベーション膜302を形成し、半導体領域3 [0024] As in the case of FIG. 1, on an insulating substrate 301, and a passivation film 302, the semiconductor region 3
03を形成したのちゲイト酸化膜304を形成し、さらに、ゲイト配線305とゲイト電極306、蓄積容量配線307を形成したのち、イオン注入法によって不純物をセルフアライン的に注入し、不純物領域308を形成する。 03 to form a gate oxide film 304 after forming the further gate lines 305 and the gate electrode 306, after forming the storage capacitor wiring 307, impurity self-alignment manner implanted by ion implantation, the impurity regions 308 formed to. このイオン注入の前には、図1の場合と異なって、ゲイト酸化膜を全て残しておくとよい。 Prior to the ion implantation, unlike the case of FIG. 1, it may leave all gate oxide film. こうして図3(A)を得る。 Thus is obtained Figure 3 (A).

【0025】その後、図3(B)に示すように図1の場合と同様にゲイト配線305とゲイト電極306、蓄積容量配線307の表面を必要なだけ酸化する。 [0025] Then, FIG. 3 in FIG. 1, as shown in (B) as well as the gate wiring 305 and the gate electrode 306 is oxidized as necessary the surface of the storage capacitor wiring 307. そして、 And,
層間絶縁物313を形成し、これに、ソース、ドレイン電極用の穴314および315を形成する。 An interlayer insulator 313, to form the source, the holes 314 and 315 for the drain electrode. さらに、ドレイン配線310、ソース電極311を形成して、図3 Furthermore, the drain wire 310, to form a source electrode 311, FIG. 3
(C)を得る。 Get the (C).

【0026】最後に図3(D)に示すように透明導電電極(画素電極)312を形成して、液晶ディスプレーの画素が形成される。 [0026] Finally, by forming a transparent conductive electrode (pixel electrode) 312 as shown in FIG. 3 (D), the pixel of the liquid crystal display is formed. この例では、全工程に使用されるマスクの枚数は、半導体領域の形成、ゲイト配線等の形成、層間絶縁膜の穴明け、ドレイン配線等の形成、画素電極の形成の5枚であり、これは従来の場合と同じである。 In this example, the number of masks used in the entire process, the formation of the semiconductor region, formed such gate lines, drilling of the interlayer insulating film, formation of such a drain wiring, a five formation of the pixel electrode, which is the same as that in the case of the prior art.

【0027】しかしながら、本発明では、例えば、ゲイト配線とドレイン配線の交差部が、ゲイト配線の酸化物層と層間絶縁物の層というように2層構造となっており、特に、陽極化成によって形成された酸化物はちみつで耐圧性に富んでいるため、層間の絶縁分離には好適である。 [0027] However, in the present invention, for example, the intersection of the gate wiring and the drain wiring has a two-layer structure as that layer of oxide layer and the interlayer insulator of the gate wiring, in particular, formed by anodization because rich in pressure resistance with the oxide honey, is suitable for isolation of the layers. 従来は、層間絶縁物層が1層だけであったので、 Conventionally, since the interlayer insulating layer was only one layer,
その耐圧性には問題があり、特に、配線交差部では段差が存在するため、層間絶縁物が、この段差を覆いきれず、クラック等の欠陥が存在して、上部配線との短絡等を招くことが多かった。 Its pressure resistance is problematic, especially because the wiring intersection portion is present step, an interlayer insulating material, not completely cover the the step, if there is a defect such as cracks, leading to short-circuiting between the upper wiring that there were many. しかしながら、本発明では、このような段差による欠陥は全く考慮する必要がなく、歩留りの大いなる向上に寄与している。 However, in the present invention, such a step due to the defect or no need to consider, and contributes to great improvement in yield.

【0028】以上の例は、1つの導電型の薄膜トランジスタのみを用いた例について述べたものであったが、当然のことながら、2つ以上のトランジスタを組み合わせた相補型の装置、いわゆるCMOSについても用いることができる。 The above examples, but were those described for example using only one conductivity type thin film transistor, of course, device complementary to a combination of two or more transistors, so-called CMOS also it can be used. 図4には、CMOSを用いた液晶ディスプレーの画素の例を示した。 FIG. 4 shows an example of a pixel of a liquid crystal display using CMOS. CMOSの場合には、1つの導電型のトランジスタの場合に、さらにもう1枚、ないし2枚のフォトリソグラフィー工程が必要である。 In the case of CMOS, when the one conductive type transistor, yet another one, to a required two photolithographic steps. 図4 Figure 4
には、1つの画素を形成するのに、5枚のマスクを要する工程を示してある。 The, for forming one pixel is shown a process which requires five masks.

【0029】まず、今までの例と同様に、絶縁基板40 [0029] First, in the same manner as in the example of the up to now, the insulating substrate 40
1上にパッシベーション膜402を形成し、さらに選択的に半導体領域403aおよび403bを形成する。 The passivation film 402 is formed on the 1, further selectively forming semiconductor regions 403a and 403b. その後、ゲイト絶縁膜を形成し、その上にアルミニウム等の材料で金属配線409およびゲイト電極406aおよび406bを形成する。 Thereafter, a gate insulating film, forming a metal wiring 409 and the gate electrodes 406a and 406b of a material such as aluminum thereon.

【0030】そして、前記配線、電極の表面を適当な厚さだけ、陽極酸化法によって酸化する。 [0030] Then, the wiring, only the surface of the appropriate thickness of the electrode is oxidized by anodic oxidation. 例えば、配線・ For example, wiring and
電極材料としてアルミニウムを用いた場合には、表面は酸化アルミニウムの被膜409によって被覆される。 In the case of using aluminum as the electrode material, the surface is covered by a coating 409 of aluminum oxide. ついで、ゲイト絶縁膜が酸化珪素であれば、例えば、基板を、1/10HF(フッ化水素)溶液で軽くエッチングしてやれば、ゲイト絶縁膜が選択的にエッチングされる。 Then, if the gate insulating film is a silicon oxide, for example, the substrate, if Shiteyare lightly etched in 1 / 10HF (hydrogen fluoride) solution, the gate insulating film is selectively etched. このとき、酸化アルミニウムに覆われたゲイト配線やゲイト電極の下部の酸化珪素はエッチングされない。 At this time, the silicon oxide at the bottom of the covered aluminum oxide gate wiring and the gate electrode is not etched.
その後、公知の方法によって、半導体領域中に不純物を導入する。 Then, by a known method, introducing impurities into the semiconductor region. このときの不純物の導電型は、例えば、n型とする。 Conductivity type impurity in this case, for example, an n-type.

【0031】あるいは、ゲイト配線・電極の表面を酸化した後、ゲイト絶縁膜が残存している状態で不純物導入をおこない、しかるのちにゲイト絶縁膜を、酸化アルミニウムをマスクとしてエッチングしても同様な構造が得られる。 [0031] Alternatively, after oxidizing the surface of the gate line electrode, an impurity is introduced in a state where the gate insulating film is left, the gate insulating film after accordingly, similar be etched aluminum oxide as a mask structure is obtained. このようにして、図4(A)が得られる。 Thus, FIG. 4 (A) is obtained.

【0032】例えば、図1あるいは図3の例では、不純物導入は、配線と電極の表面の酸化に先立っておこなわれ、さらに、図1の例では、ゲイト絶縁膜の除去も表面酸化の前におこなわれたために、図1(C)に典型的に示されるように、配線・電極の表面に酸化アルミニウムがキノコの傘のように残ってしまった。 [0032] For example, in the example of FIG. 1 or FIG. 3, impurity introduction is carried out prior to the oxidation of the surface of the wiring and the electrode, further, in the example of FIG. 1, prior to removal even surface oxidation of the gate insulating film because they were performed, as shown typically in FIG. 1 (C), aluminum oxide on the surface of the wiring and electrodes had remained as umbrella mushroom. 例えば、酸化アルミニウムの厚さが500nmならば、約250nmもの出っ張りが出来ることとなり、そのため後の配線形成においては、この傘の下に空穴・空隙が生じ、断線の原因となることがあった。 For example, if the thickness is 500nm of aluminum oxide, it will be able bulges about 250nm things, in the wiring formation after therefor, Soraana-gap under this umbrella occurs, there may cause a disconnection . しかしながら、図4の例では、 However, in the example of FIG. 4,
そのような空穴・空隙が生じることは少ないので、断線等の問題はない。 Since it is rare that such empty holes, voids occur, no problem such as disconnection.

【0033】ついで、左側の半導体領域403aを、フォトマスクのような材料407で覆い、その状態でp型の不純物を導入する。 [0033] Then, the left semiconductor regions 403a, covered with a material 407 such as a photo mask, an p-type impurity in this state. 以上の工程によって、n型の不純物領域408aとp型の不純物領域408bが得られる。 Through the above steps, n-type impurity region 408a and the p-type impurity region 408b is obtained. このようにして、図4(B)が得られる。 In this manner, and FIG. 4 (B) is obtained.

【0034】以上の工程のかわりに、いずれの半導体領域にも不純物を添加しない状態で、最初に半導体領域4 [0034] Instead of the above steps, a state without the addition of impurities in any of the semiconductor region, the first semiconductor region 4
03bをフォトレジスト等で被覆して、半導体領域40 03b covered with a photoresist or the like, the semiconductor region 40
3aのみにn型の不純物を導入し、ついで、半導体領域403aを覆って、半導体領域403bのみにp型の不純物を導入するという工程を採用してもよい。 Introducing n-type impurities 3a only, then covering the semiconductor regions 403a, step may be employed to introduce a p-type impurity only to the semiconductor region 403b. しかしながら、このような方法を採用すると、図4の方法に加えて、さらに1枚のマスクが必要となる。 However, when such a method is employed, in addition to the method of FIG. 4, it is further required one mask.

【0035】以後は、図1の例と同じで、金属配線・電極410aおよび410b、411を形成して、図4 [0035] Thereafter, the same as in the example of FIG. 1, to form a metal wiring and electrodes 410a and 410b, 411, FIG. 4
(C)のような構造を得、さらに、画素電極412を形成して、図4(D)のような構造を得る。 Obtaining the structure, such as (C), further, by forming the pixel electrode 412, the structure as shown in Figure 4 (D).

【0036】図5には、以上の工程によって得られた液晶ディスプレー装置の1つの画素を上面から見た図を示す。 [0036] FIG. 5 shows a view from above of one pixel of the liquid crystal display device obtained by the above process. この例では、ゲイト配線405(あるいは、その隣のゲイト配線405')の一部を画素電極412の下にもぐり込ませることによって、この間に容量を形成せしめ、図2の蓄積容量と同じ機能を持たせることとした。 In this example, the gate wiring 405 (or the gate wiring 405 of the adjacent ') By ​​submerge under part of the pixel electrode 412, during which allowed formation capacity, the same function as the storage capacitor of FIG. 2 it was decided to have.
図5中の鎖線において付されたa、bおよびcは図4 a, labeled in chain line in FIG. 5, b and c 4
(D)中のa、bおよびcに対応し、図4は、鎖線にそった断面を表す。 (D) in a, corresponding to b and c, Figure 4 represents a cross-section taken along the chain line.

【0037】以上は、CMOS構造をインバータ構造として用いた例であったが、その他に本発明人らの出願した、特願平3−145642、同3−145643、同3−145566、同3−157502、同3−157 The above is a was an example in which a CMOS structure as an inverter structure, and the present patent application have discovered other, Japanese Patent Application No. 3-145642, the 3-145643, said 3-145566, the 3- 157,502, the same 3-157
503、同3−157504、同3−157505、同3−157506、同3−157507等に記述されるバッファー構造やトランスファーゲイト構造、あるいはそれらの変形構造に用いることも可能である。 503, the 3-157504, said 3-157505, the 3-157506, buffer structures and a transfer gate structure are described in the same 3-157507, etc., or may be used in their modified structure.

【0038】この構造を得る為のマスクの枚数は、半導体領域形成用、ゲイト電極・配線形成用、p型不純物領域形成用、(第2の)金属配線形成用、画素電極形成用の5枚である。 The number of masks for obtaining this structure, a semiconductor region formed, a gate electrode and wiring forming, p-type impurity region for forming the (second) metal wiring formation, five pixel electrode formed it is. 従来は、半導体領域形成用、ゲイト電極・配線形成用、p型不純物領域形成用、層間絶縁物の電極用穴形成用、(第2の)金属配線形成用、画素電極形成用の計6枚が必要であった。 Conventionally, a semiconductor region formed, a gate electrode and wiring forming, p-type impurity region for forming, electrode hole formed in the interlayer insulator, (second) metal wiring formation, a total of six pixel electrodes formed It was necessary.

【0039】図6には、やはりCMOS構造を得るための本発明を用いた別な作製方法を示した。 [0039] Figure 6 were also illustrates another fabrication method using the present invention for obtaining a CMOS structure. これは、図3 This is, as shown in FIG. 3
および先の図5に示した作製方法より容易に理解されるであろう。 And it will be readily understood from the manufacturing method described above in FIG. この例では、第1の配線605と第2の配線610aとの交差部の厚さが、金属配線の陽極酸化膜6 In this example, the thickness of the intersection of the first wiring 605 second wiring 610a is a metal wiring anodic oxide film 6
09だけでは不十分であり、配線間の容量が大きくなりすぎると考えられる場合に、陽極酸化膜に加えて別に層間絶縁物613を形成するものである。 09 alone is insufficient, if the capacitance between wirings is considered too large, and forms an interlayer insulator 613 separately in addition to the anodic oxide film. その場合には、 In that case,
半導体領域(603a、603b)形成、ゲイト配線・ Semiconductor regions (603a, 603b) formed, a gate wiring and
電極(605、606a、606b)形成、レジスト(607)形成、層間絶縁物の電極用穴(614a、6 Electrodes (605,606A, 606b) formed, a resist (607) forming a hole electrodes of the interlayer insulator (614a, 6
14b、615)形成、第2の金属配線・電極(610 14b, 615) formed, the second metal interconnect electrode (610
a、610b、611)形成、画素電極(612)形成の6枚が必要である。 a, 610b, 611) formed, it is necessary to six pixel electrodes (612) formed. これは、従来の作製方法で必要とされる最小枚数と同じであるが、本発明を利用することによって得られる効果は、図3の作製方法で得られたものとCMOSであることを除けば、実質的に同等であり、高歩留りが達成できた。 This is the same as the minimum number required by the conventional manufacturing method, effects obtained by utilizing the present invention, except that it is obtained as a CMOS in a manufacturing method of FIG. 3 , it is substantially equivalent to, high yield could be achieved.

【0040】図7には、本発明を使用した別な例を示す。 [0040] Figure 7 shows another example of using the present invention. 図1(および図4)あるいは図3(および図6)の例では、下部配線と上部配線の間の層間絶縁物の厚さと、蓄積容量配線と画素電極の間の絶縁物の厚さは、実質的に同じであったが、前者は厚い方が好まれるのに対し、後者は薄い方が好まれる。 In the example of FIG. 1 (and Fig. 4) or FIG. 3 (and FIG. 6), the thickness of the interlayer insulator between the lower wiring and the upper wiring, the thickness of the insulator between the storage capacitor wiring and the pixel electrode, Although there was substantially the same, the former thicker is preferred, the latter thinner is preferred. この矛盾を解決する方法が図7に示された方法である。 How to solve this contradiction is the method shown in FIG.

【0041】図1の場合と同様に、絶縁基板701上にパッシベーション膜702を形成し、半導体領域703 [0041] As in the case of FIG. 1, a passivation film 702 is formed on the insulating substrate 701, semiconductor region 703
を形成したのちゲイト酸化膜704を形成し、さらに、 Forming a gate oxide film 704 after forming the further
ゲイト配線705とゲイト電極706、蓄積容量配線7 Gate wiring 705 and the gate electrode 706, the storage capacitor wiring 7
07を形成したのち、これらの配線・電極の表面を陽極酸化し、さらに、陽極酸化膜709をマスクとして、ゲイト絶縁膜を除去する。 07 after forming, and the surface of the wiring electrode is anodized, further anodic oxide film 709 as a mask to remove the gate insulating film. そしてイオン注入法によって不純物をゲイトをマスクとしてセルフアライン的に注入し、不純物領域708を形成する。 The impurities are self-aligned to inject the gate as a mask by ion implantation to form an impurity region 708. ゲイト絶縁膜は除去しないで残しておいてもよい。 Gate insulating film may be left without removal. こうして図7(A)を得る。 Thus is obtained Figure 7 (A).

【0042】その後、図7(B)に示すように画素電極712を形成する。 [0042] Then, a pixel electrode 712 as shown in Figure 7 (B). さらに、図7(C)に示すように層間絶縁物713を形成し、これに、ソース、ドレイン電極用の穴714を形成する。 Furthermore, an interlayer insulator 713 as shown in FIG. 7 (C), to form the source, the holes 714 for the drain electrode. さらに、ドレイン配線71 In addition, the drain line 71
0を形成して、図7(D)を得る。 0 to form a give 7 a (D).

【0043】このような構造を有する液晶ディスプレーの画素では、配線の交差部の層間絶縁物は厚く、蓄積容量の誘電層は薄い。 [0043] In the pixels of the liquid crystal display having such a structure, an interlayer insulator of the intersections of the wires is thick, the dielectric layer of the storage capacitor thin. 以上の工程に要されるマスクは、半導体領域の形成、ゲイト配線・電極形成、画素電極形成、層間絶縁物の電極用穴形成、上部金属配線形成の5 The mask requiring the above steps, the formation of the semiconductor region, a gate wiring and electrodes formed, pixel electrodes forming an electrode hole formed in the interlayer insulator, the upper metal interconnect formed 5
枚である。 A sheet.

【0044】しかしながら、このような構造では、画素電極よりも上部金属配線(ドレイン配線として機能する)の方が上に位置し、その結果、対向の電極を設けた際に、ドレイン配線の部分の電界が大きく、画素電極の部分の電界は小さいという現象が生じる。 [0044] However, in such a structure, located above towards the upper metal wiring than the pixel electrode (which functions as a drain wiring), so that, when provided with a counter electrode, the portion of the drain wire electric field is large, the electric field of the portion of the pixel electrode is a phenomenon that small occurs. そして、通常の動作では、ドレイン配線は、絶えず信号が印加されうる状態にあり、したがって、ドレイン配線の部分の面積は小さくとも、そこに印加される電圧が大きいことのために、映像に関係なく常に明るい、あるいは暗い状態を呈し、映像に重大な問題を与えることとなる。 Then, in the normal operation, the drain wire is in a state constantly signal can be applied, therefore, even small area of ​​the portion of the drain wire, for what voltage applied thereto is large, regardless of the video always bright, or exhibit a dark state, and to provide a serious problem in the video. また、このドレイン配線の信号は他の画素の情報を含んでいるので、結果的にクロストークと同様な現象がおこってしまう。 The signal of the drain wiring because it contains information of the other pixels, resulting in thus going the same phenomenon and crosstalk. したがって、図7のような構造を採用するにあたっては、この点に充分留意し、例えば、TFTパネルは手前側に配置する(ドレイン配線は常に影になって見えないので、ドレイン配線に加えられた信号の効果は視覚には現れない)というような工夫が必要である。 Thus, when employing a structure as shown in Figure 7, sufficiently that in mind, for example, the TFT panel is disposed on the front side (the drain wiring are not always visible in shade, it was added to the drain wiring the effect of the signal is necessary to devise such that no) appear visually.

【0045】図1や図3の例では、画素電極の下部に蓄積容量配線等が存在するため、画素電極は平坦ではなかった。 [0045] In the example of FIGS. 1 and 3, since there is a storage capacitor wiring and the like on the bottom of the pixel electrode, the pixel electrode was not flat. このため、同一画素電極内で電界の大きさに差が生じ、さらに、配線の幅の微妙な違いによって、個々の画素の明るさに違いが生じることがあった。 Therefore, the same pixel difference occurs in the magnitude of the electric field in the electrode, further, the subtle differences in the width of the wiring, there may be differences in the brightness of each pixel is generated. このため、 For this reason,
ばらつきの少ない画素を得るためには画素電極が平坦で、各画素の高さは同じ方が望ましい。 To obtain a small pixel variation pixel electrode is flat, the height of each pixel is the same it is desirable. 図8はこのような問題を解決せんとする本発明の1つの例である。 Figure 8 is one example of the present invention for solving cents this problem.

【0046】図1や図7の場合と同様に、絶縁基板80 [0046] As in the case of FIGS. 1 and 7, the insulating substrate 80
1上にパッシベーション膜802を形成し、半導体領域803を形成したのちゲイト酸化膜804を形成し、さらに、ゲイト配線805とゲイト電極806、蓄積容量配線807を形成したのち、これらの配線・電極の表面を陽極酸化し、さらに、陽極酸化膜809をマスクとして、ゲイト絶縁膜を除去する。 The passivation film 802 is formed on the 1, a gate oxide film 804 is formed after forming the semiconductor regions 803, further, a gate wiring 805 and the gate electrode 806, after forming the storage capacitor wiring 807, these wires electrode the surface is anodized, further anodic oxide film 809 as a mask to remove the gate insulating film. そしてイオン注入法によって不純物をゲイトをマスクとしてセルフアライン的に注入し、不純物領域808を形成する。 The impurities are self-aligned to inject the gate as a mask by ion implantation to form an impurity region 808. ゲイト絶縁膜は除去しないで残しておいてもよい。 Gate insulating film may be left without removal. こうして図8(A) Thus, Figure 8 (A)
を得る。 Obtained.

【0047】その後、図8(B)に示すようにドレイン配線810を形成する。 [0047] Then, a drain wiring 810 as shown in FIG. 8 (B). さらに、図8(C)に示すように、例えば、ポリイミド等の有機材料で平坦な皮膜81 Furthermore, as shown in FIG. 8 (C), for example, a flat film of an organic material such as polyimide 81
3を形成し、最後にソース電極用の穴815を形成して、画素電極812を形成し、図3(D)を得る。 3 is formed, finally to form the hole 815 for the source electrode, forming a pixel electrode 812, to obtain FIG. 3 (D).

【0048】以上の工程に要されるマスクは、半導体領域の形成、ゲイト配線・電極形成、上部金属配線形成、 The mask requiring the above steps, the formation of the semiconductor region, a gate wiring electrode formation, an upper metal interconnect formed,
層間絶縁物の電極用穴形成、画素電極形成の5枚である。 Electrode hole formed in an interlayer insulator, a five pixel electrode formation. 以上のように、本発明を使用することによって、極めて多様な目的に応じた半導体装置を作製することができる。 As described above, by using the present invention, it is possible to manufacture a semiconductor device in accordance with the wide variety of purposes.

【0049】本発明では、金属配線を酸化する方法として、陽極酸化法を使用する場合がある。 [0049] In the present invention, as a method of oxidizing the metal wiring, there is a case of using an anodic oxidation method. この陽極酸化法では、電解液中で、陽極と陰極の間に50〜200V、 In this anodic oxidation, an electrolytic solution, 50~200V between an anode and a cathode,
あるいはそれ以上の高電圧が印加される場合があり、陽極化成中の金属配線・電極の周囲は、10MV/cm以上もの大きな電位勾配が生じていることもある。 Or may have more high voltage is applied, surrounding the metal wiring and electrodes in the anodizing is also a large potential gradient of 10 MV / cm or higher even occurs. そこで、ゲイト絶縁膜をこのような高い電圧から保護することが課題となる。 Therefore, it is a challenge to protect the gate insulating film from such a high voltage. そのためには、半導体領域をゲイト配線・電極と同電位にすることが望まれる。 For this purpose, it is desirable that the semiconductor regions to the gate wiring and electrodes at the same potential.

【0050】図9には、その方法を例示する。 [0050] Figure 9 illustrates the method. まず、絶縁基板901上にストライプ状の半導体領域903を形成する。 First, a stripe-shaped semiconductor region 903 on the insulating substrate 901. そして、半導体領域の上にゲイト絶縁膜を形成したのちに、各半導体領域の端部のゲイト絶縁膜に孔9 Then, after forming the gate insulating film on the semiconductor region, the hole in the gate insulating film at the end of each of the semiconductor regions 9
16を設け、その後、ゲイト配線・電極905を形成する。 16 is provided, then, to form a gate wiring electrode 905. すなわち、半導体領域903とゲイト配線・電極9 That is, the semiconductor region 903 and the gate wiring electrode 9
05とは、孔916を介して同電位に保たれる。 05 and is kept at the same potential through the hole 916. その後、陽極酸化をおこなえば、半導体領域とゲイト配線・ Thereafter, by performing the anodic oxidation, the semiconductor region and the gate wiring and
電極間には実質的には電界は生じないので、ゲイト絶縁膜に過大な電圧がかかって破壊してしまうことは少なくなる。 Since between the electrodes substantially no electric field, it is less destroy takes excessive voltage to the gate insulating film. この状態は、図9(A)に示される。 This state is shown in FIG. 9 (A).

【0051】陽極酸化終了後、不純物を導入し、さらに、ストライプ状の半導体領域を適当な長さに分割する。 [0051] After completion of the anodic oxidation, an impurity is introduced, further divides the stripe-shaped semiconductor region to a suitable length. そして、ゲイト配線状の陽極酸化膜に孔917を設け、ついで、ドレイン配線・電極910を形成する。 Then, a hole 917 is provided to the gate wiring anodic oxide film, and then, to form the drain wiring electrode 910. この状態でゲイト配線905とドレイン配線916は同電位に保たれる。 Gate wiring 905 and drain wiring 916 in this state is maintained at the same potential. その結果、ゲイト配線とドレイン配線の交差部で、作業中に生じた静電気によって生じる絶縁破壊を防止することができる。 As a result, at the intersection of the gate wiring and the drain wiring, it is possible to prevent dielectric breakdown caused by static electricity generated during the work. もっとも、この工程自体は、陽極化成中の高電圧とは何ら関係はない。 However, this process itself is not related in any way to the high voltage during anodization. その後、 after that,
画素電極912を形成し、しかるのちに周辺の金属配線を除去すればよい。 Forming a pixel electrode 912, it may be removed metal wire around the after accordingly.

【0052】以上の工程では、基板周辺で、配線間接続の孔を形成する為に、リソグラフィー工程が必要となるが、これらの精度は、画素部のものに比較すれば問題にならないほど低いものであり、これらの工程が加わることによる歩留りの低下はほとんどない。 [0052] In the above step, around the substrate, to form a hole in the wiring connections, although lithography process is required, these accuracy as low as no problem in comparison to that of the pixel portion , and the these processes there is little reduction in yield due to participate. さらに、例えば、レーザーによって、表面の酸化膜のみを蒸発させてしまうことも可能であり、そのような方法を採用すれば、工程は大幅に簡略化される。 Furthermore, for example, by a laser, it is also possible to cause evaporation only oxide film on the surface, by adopting such a method, the process is greatly simplified.

【0053】図9の方法で使用されるマスクは、(1) [0053] The mask used in the method of Figure 9, (1)
ストライプ状の半導体領域の形成、(2)ゲイト絶縁膜への孔開け、(3)ゲイト配線・電極の形成、(4)ストライプ状の半導体領域の切断、(5)陽極化成膜への孔明け、(6)ドレイン配線・電極の形成、(7)画素電極の形成、というように、同じ構造を得る図1の方法に比べて、多くのマスクが必要であるが、先に述べたように、このうち、(2)と(5)の工程で必要とされるマスクは精度が要求されないので、実質的には図1に比べて、1枚多い、5枚のマスクが必要である。 Formation of the stripe-shaped semiconductor region, (2) drilled into the gate insulating film, (3) formation of the gate wiring and the electrode, (4) cutting the stripe-shaped semiconductor region, (5) holes for anodizing film dawn, (6) formation of the drain wiring electrode, (7) forming the pixel electrode, and so on, as compared to the method of FIG. 1 to obtain the same structure, but requires many masks, previously described , since these, (2) and (5) a mask which is required in the process of is not required precision, substantially as compared to FIG. 1, one often is required five masks.

【0054】 [0054]

【実施例】本発明を用いた実施例を図10を用いて説明する。 The embodiment using an EXAMPLES The invention will be described with reference to FIG. この実施例は、ANガラス基板上に形成したCM This example was formed on the AN glass substrate CM
OS型TFTに、本発明を適用したものである。 The OS type TFT, and is obtained by applying the present invention. まず、 First of all,
図10(A)に示すように、ANガラス基板151上に、減圧CVD法によって、窒化珪素膜152aを厚さ100nm形成する。 As shown in FIG. 10 (A), on the AN glass substrate 151, the low pressure CVD method, a thickness of 100nm is formed a silicon nitride film 152a. 減圧CVDは、原料ガスとしてジクロルシラン(SiH 2 Cl 2 )とアンモニアを用い、 Pressure CVD uses dichlorosilane (SiH 2 Cl 2) and ammonia as raw material gases,
圧力10〜1000Paで、500〜800℃、好ましくは550〜750℃で反応させればよい。 Pressure 10 to 1000 Pa, 500 to 800 ° C., preferably it may be reacted at 550 to 750 ° C.. もちろん、 of course,
シラン(SiH 4 )やトリクロルシラン(SiHC Silane (SiH 4) or trichlorosilane (SiHC
3 )を用いてもよい。 l 3) may be used. また、減圧CVD法でなくとも、プラズマCVD法、光CVD法、プラズマエンハンスト型CVD法等のCVD技術を使用してもよい。 Moreover, even without a low pressure CVD method, a plasma CVD method, optical CVD method, may be used CVD techniques such as plasma enhanced type CVD method.

【0055】このようにして形成された窒化珪素膜は、 [0055] In this manner the silicon nitride film thus formed is
ガラス基板中に含まれる可動イオン(ナトリウムイオン等)が、半導体中に侵入するのを阻止する機能を有する。 Mobile ions contained in the glass substrate (sodium ion) has a function of preventing from entering the semiconductor. したがって、基板に可動イオンが十分少なければ窒化珪素膜を設ける必要はない。 Therefore, it is not necessary to movable ions to the substrate provided with sufficient fewer if the silicon nitride film. また、この窒化珪素被膜は、酸化アルミニウム被膜であってもよい。 Further, this silicon nitride coating may be an aluminum oxide film. 酸化アルミニウム被膜の形成には、先に述べた減圧CVD法において、トリメチルアルミニウム(Al(CH 33 )と酸素あるいは一酸化二窒素(N 2 O)等の酸化性のある気体を用いればよい。 The formation of the aluminum oxide coating, a reduced pressure CVD method described above, trimethylaluminum (Al (CH 3) 3) and oxygen or nitrous oxide (N 2 O) may be used oxidizing of certain gases, such as . 他のCVD方法を採用する場合でも、同様な材料を用いればよい。 Even when employing other CVD methods, it may be used the same materials. また、スパッタリング法によっても形成できる。 It is also formed by sputtering.

【0056】図では、ガラス基板上の素子形成面にのみ窒化珪素膜が設けられている様子が示されているが、できれば、ガラス基板全体を窒化珪素膜で包み込んでしまうように被膜形成をおこなうことがのぞましい。 [0056] In the figure, how the silicon nitride film only on the element formation surface on the glass substrate is provided is shown, if possible, performs film formation as will envelop the entire glass substrate with a silicon nitride film it is desirable. というのは、後の陽極酸化の工程では、基板は溶液中に浸されるので、ガラスの露出している部分があると、その部分からアルカリイオンが溶液中に溶け出し、半導体領域に付着、侵入することが考えられるからである。 In the anodic oxidation after step because, since the substrate is immersed in the solution, if there is the exposed portion of the glass, an alkali ion from the portion eluted in the solution, attached to the semiconductor region, it is because it is considered to be entering.

【0057】ついで、酸化珪素膜152bを、厚さ70 [0057] Then, a silicon oxide film 152 b, a thickness of 70
nmだけ形成する。 nm only form. この形成には、ECRプラズマCV This formation, ECR plasma CV
D法あるいは、スパッタリング方が適していた。 D method or, who was suitable sputtering. この酸化珪素膜の上には半導体領域が形成されるのであるが、 Although the semiconductor region is formed on the silicon oxide film,
もし、酸化珪素膜と半導体領域との界面において、多くの界面準位、トラップ中心等が生じると、半導体領域の導電性を制御できず、トランジスタの特性を悪化させてしまう。 If, at the interface between the silicon oxide film and the semiconductor region, a number of interface states, the center of the trap or the like is generated, can not control the conductivity of the semiconductor region, thus exacerbating the characteristics of the transistor. したがって、この酸化珪素膜の形成には十分な注意が必要である。 Therefore, there is a need for attention to the formation of the silicon oxide film. 特に、窒化珪素は、酸化珪素のかわりには用いることはできない。 In particular, silicon nitride can not be used in place of silicon oxide. すなわち、窒化珪素膜は多くの場合、それ自体がキャリヤーを内部にトラップしてしまう性質を有するからである。 That is, when the silicon nitride film Many itself because has the property of thus trapping carrier therein.

【0058】本発明人らの研究によるとECRプラズマCVD法あるいはスパッタリング法によって形成された酸化珪素膜は、その界面準位の密度は十分小さいため、 [0058] Since the present invention according to the human these studies ECR plasma CVD method or a silicon oxide film formed by sputtering, the density of the interface states is sufficiently small,
本目的には好適である。 For this purpose is preferred. 特にスパッタリングによって形成する場合には、ターゲットとして酸化珪素バルクを用い、雰囲気は酸素とアルゴンの混合雰囲気で、酸素濃度は50〜100%とすると非常に特性のよい被膜が形成できた。 Particularly in the case of forming by sputtering, using silicon oxide bulk as a target, the atmosphere in a mixed atmosphere of oxygen and argon, the oxygen concentration can be formed very characteristic good coating when 50 to 100%. また、ECRプラズマCVDによって形成する場合には、シラン(SiH 4 )と酸素を用いればよい。 In the case of forming by ECR plasma CVD, the silane may be used (SiH 4) and oxygen.
このようにして形成した酸化珪素膜と、その後に形成された半導体被膜(珪素膜)との間の界面準位の密度は〜 Such a silicon oxide film formed in the density of interface states between the subsequently formed semiconductor film (silicon film) is ~
10 11 cm -2であり、極めて優れたものであった。 A 10 11 cm -2, were those extremely excellent. さらに、スパッタリング法あるいはECRプラズマCVD法によって被膜を形成する際に、雰囲気中に1〜5%の塩化水素あるいは弗化水素等を混入しておく、あるいは、 Furthermore, when forming a film by sputtering or ECR plasma CVD method, previously mixed with 1-5% of hydrogen chloride or hydrogen fluoride or the like in the atmosphere, or,
塩素や弗素を含有するシラン(例えば、ジクロールシランや四弗化珪素SiF 4 )を1〜10%混入しておくと、酸化珪素被膜中に塩素や弗素が取り込まれ、これらは珪素と強く結合し、珪素−酸素結合の不対結合子を終端させ、より界面準位を低下させることができる。 Silanes containing chlorine and fluorine (e.g., dichlorosilane and silicon tetrafluoride SiF 4) If you leave the mixed 1-10%, chlorine or fluorine is taken into the silicon oxide film, which are strongly bonded to the silicon and silicon - to terminate the unpaired combinators oxygen bond, can be reduced more interface state. 例えば、5〜9×10 10 cm -2とすることができる。 For example, it is possible to 5~9 × 10 10 cm -2.

【0059】ついで、珪素被膜を減圧CVD法によって、厚さ30nmだけ形成する。 [0059] Then, the silicon film pressure CVD method to form by the thickness 30 nm. 珪素源には6N以上のシラン(SiH 4 、Si 26 、Si 38 )を用い、 Using 6N or more silane (SiH 4, Si 2 H 6 , Si 3 H 8) is a silicon source,
不純物ドープはおこなわなかった。 Impurity doping was not carried out. しかしながら、特にCMOSとして用いる場合に、NMOSとPMOSのしきい値電圧がほぼ同等であることが要求される場合には、硼素を10 15 〜10 16 cm -3だけ含有するように、 However, especially when used as CMOS, if it threshold voltage of the NMOS and PMOS are substantially equal is required, boron so as to contain only 10 15 ~10 16 cm -3,
原料ガス中に、ジボラン(B 26 )を微量混合させてもよい。 In the feed gas, diborane (B 2 H 6) may be trace amounts mixed. あるいは、これと同等な処置は、成膜後、珪素膜に不純物イオン(例えば、BF 2 + )を注入することによってもおこなえる。 Alternatively, an equivalent treatment, after the film formation, impurity ions into the silicon film (e.g., BF 2 +) by injecting performed.

【0060】以上の3層の成膜は、基板を大気に触れることがないように連続的に成膜がおこなえる成膜装置、 Deposition of [0060] above three layers, successively deposited can be carried deposition apparatus so as not to touch the air substrate,
いわゆるマルチチャンバー方式の成膜装置によっておこなった。 It was performed by a film forming apparatus of a so-called multi-chamber system. 特に、薄膜トランジスタにおいては、半導体の界面の特性が重要であるので、界面を汚染から防ぐことのできる連続成膜方式は必要不可欠である。 Particularly, in the thin film transistor, the characteristics of the semiconductor at the interface is important, continuous deposition method which can prevent interfacial from contamination is essential.

【0061】その後、珪素被膜を公知のフォトリソグラフィー法でパターニングし、Pチャネル型TFT領域1 [0061] Then, by patterning the silicon film by a known photolithographic method, P-channel type TFT region 1
53aとNチャネル型TFT領域153bとを形成した。 Forming a 53a and N-channel type TFT region 153b. そして、水素雰囲気で、600℃で24〜72時間アニールし、結晶化させた。 Then, in a hydrogen atmosphere, and 24 to 72 hours annealing at 600 ° C., it was crystallized. さらに、先に示した、スパッタ法あるいはECRプラズマCVD法によってゲイト絶縁膜となる酸化珪素膜154を形成した。 Moreover, shown above, it was formed a silicon oxide film 154 serving as a gate insulating film by sputtering or ECR plasma CVD method. この酸化珪素被膜についても、先に述べた酸化珪素被膜152bと同様に半導体領域との界面特性が重要であるので、その作製には細心の注意が払われなければならない。 For even silicon oxide film, since the interface characteristics between the silicon oxide film 152b as well as the semiconductor region mentioned above is important, it must be taken care in its manufacturing. この酸化珪素膜は、厚さ100nmだけ形成された。 This silicon oxide film was formed by a thickness 100 nm.

【0062】その後、電子ビーム蒸着法によって、アルミニウム被膜が、厚さ0.8〜1.0μmだけ形成された。 [0062] Then, by electron-beam evaporation method, an aluminum film was formed by a thickness 0.8-1.0. アルミニウム被膜の形成には、その他にもスパッタ法や有機金属CVD法を用いることができる。 The formation of the aluminum film may be a sputtering method or a metal organic CVD method to other. そして、 And,
公知のフォトリソグラフィー法によって、これらのアルミニウム被膜はパターニングされ、ゲイト電極156a By a known photolithography method, these aluminum coating is patterned, the gate electrode 156a
および156b、さらにゲイト配線155が形成された。 And 156b, further gate wiring 155 is formed. こうして、図10(A)を得た。 Thus, to obtain 10 a (A). ゲイト電極の幅は10μmとした。 The width of the gate electrodes was 10 [mu] m.

【0063】ついで、このゲイト電極・配線は陽極酸化法によって、その表面を酸化し、厚さ0.3〜0.5μ [0063] Then, by the gate electrode and wiring is anodic oxidation, by oxidizing the surface, the thickness 0.3~0.5μ
mの酸化アルミニウム被膜が形成された。 m aluminum oxide coating is formed. 陽極酸化は以下のような手順によっておこなわれた。 The anodic oxidation was conducted by the following procedure. ここで、注意しなければならないことは、以下の記述で用いられる数値は、一例に過ぎず、作製する素子の大きさ等によって、 By Here, it must be noted that the numbers used in the following description, only an example, the size of the element to be manufactured,
最適な値が決定されるということである。 It is that the optimum value is determined. すなわち、以下の記述で用いられる数値は絶対的なものではない。 That is, numerical values ​​used in the following description are not absolute. まず、充分にアルカリイオン濃度の小さい、酒石酸のエチレングリコール溶液を作製した。 First, sufficiently small alkaline ion concentration was produced tartaric acid ethylene glycol solution. 酒石酸の濃度としては、0.1〜10%、例えば、3%とし、これに、1〜 The concentration of tartaric acid, 0.1% to 10%, for example, to 3%, to which 1
20%、例えば10%のアンモニア水を加え、pHが7 20%, for example 10% ammonia water was added, pH 7
±0.5となるように調整した。 ± was adjusted to 0.5.

【0064】この溶液中に、陰極として白金電極を設け、基板ごと溶液に浸した。 [0064] In this solution, a platinum electrode is provided as a cathode, were immersed in each substrate solution. そして、基板上のゲイト配線・電極を直流電源装置の正極に接続した。 Then, connect the gate wiring and electrodes on the substrate in the positive electrode of the DC power supply. そして、最初は電流を2mAで一定となるように通じた。 And, at first through so that a constant current in the 2mA. 陽極と陰極(白金電極)との間の電圧は、溶液の濃度とともに、 Voltage between the anode and the cathode (platinum electrode), with the concentration of the solution,
ゲイト電極・配線上に形成される酸化膜の厚さによって時間とともに変化し、一般に酸化膜の厚さが大きくなるにしたがって、高い電圧を要するようになる。 Change over time depending on the thickness of the oxide film formed on the gate electrode and wiring according to the thickness of the general oxide film is increased, so that require high voltage. このように電流を流し続け、電圧が150Vとなったところで、 In this way a continuous flow of current, where the voltage becomes 150V,
電圧を一定に保持し、電流が0.1mAになるまで電流を流し続けた。 Holding the voltage constant, current continues to flow a current to a 0.1 mA. 定電流状態は約50分、定電圧状態は約2時間続いた。 Constant current state approximately 50 minutes, the constant voltage condition lasted about 2 hours. このようにして、ゲイト電極・配線の表面に厚さ0.3〜0.5μmの酸化アルミニウム膜15 In this manner, the aluminum oxide film 15 having a thickness of 0.3~0.5μm the surface of the gate electrode and wiring
9を形成することができた。 It could be formed 9. このようにして形成された酸化アルミニウム膜は、それだけでも十分に緻密であったが、より絶縁性を増すために、熱水中で10分間保持した。 Thus aluminum oxide formed film is was that alone sufficiently dense, to increase the more insulating and kept in hot water for 10 minutes. この工程によって、6〜12MV/cmの高耐圧被膜が形成できた。 In this step, a high-voltage coating 6~12MV / cm was formed. この状態を図10(B)に示す。 This state is shown in FIG. 10 (B).

【0065】その後、弗酸溶液、例えば1/10弗酸に基板を浸し、酸化珪素膜154をエッチングし、半導体領域の表面を露出させる。 [0065] Then, hydrofluoric acid solution, the substrate was dipped, for example, 1/10 hydrofluoric acid, a silicon oxide film 154 is etched to expose the surface of the semiconductor region. このとき、酸化アルミニウムは弗酸に不溶なので、ゲイト電極・配線の下の酸化珪素膜は除去されず、そのまま残存する。 At this time, since the aluminum oxide is insoluble in hydrofluoric acid, the silicon oxide film under the gate electrode and wiring is not removed, remaining as it is. しかしながら、長時間にわたって弗酸中に置いておくとゲイト電極・配線の下の酸化珪素膜も溶解してしまうので、注意しなければならない。 However, since the keep in hydrofluoric acid also the silicon oxide film under the gate electrode and wiring had dissolved over time, care must be taken.

【0066】その後、公知のイオン注入法によって、まず、硼素イオンあるいは硼素化合物イオン(例えばBF [0066] Thereafter, by known ion implantation method, first, the boron ions or boron compound ions (such as BF
2 + )を10 18 cm -3だけ注入する。 2 +) is injected only 10 18 cm -3. その際には、半導体領域のゲイト電極下の部分には、注入されたイオンの2次散乱を除いてはイオンが入り込まないので、すなわち自己整合(セルフアライン)的に不純物領域を形成することができる。 At that time, the portion under the gate electrode of the semiconductor region, with the exception of the second order scattering of the implanted ions does not enter the ion, i.e., to form a self-aligned manner impurity regions it can. こうして、P型の不純物領域158a Thus, P-type impurity region 158a
を形成する。 To form.

【0067】ついで、図10(C)に示すように、フォトレジスト157で、半導体領域153aを覆い、半導体領域153bのみが露出された状態で、リンイオンを注入する。 [0067] Then, as shown in FIG. 10 (C), a photoresist 157 covers the semiconductor regions 153a, in a state in which only the semiconductor regions 153b are exposed, phosphorous ions are implanted. このときのリン濃度は10 20 cm -3とする。 Phosphorus concentration at this time is the 10 20 cm -3.
すると、半導体領域153bには既に硼素が存在しているが、リンの方が濃度が大きいのでN型を示し、N型不純物領域158bを得る。 Then, it already exists boron in the semiconductor region 153b, so towards the phosphorus concentration is greater indicates a N type, to obtain the N-type impurity regions 158b. 以上のようにして、半導体領域に不純物元素を導入することができたが、このような不純物が導入された領域は、イオン注入の際の衝撃によって結晶が破壊され、アモルファス、あるいは微結晶状態、あるいはそれらの混合された状態となっている。 As described above, it was possible to introduce the impurity element into the semiconductor region, a region such impurities have been introduced, crystals are destroyed by the impact of the ion implantation, an amorphous or microcrystalline state, or it has a mixed state thereof. この状態を記述するのに適切な用語がないので、ここでは非結晶質状態と記述する。 Since there is no appropriate term to describe this condition, here referred to as amorphous state.

【0068】次いで、フォトレジストを取り除き、上方からエキシマーレーザーあるいはアルゴンイオンレーザーのようなレーザー光を照射して、レーザーアニールをおこなった。 [0068] Then, the photoresist is removed from above by irradiating a laser beam such as excimer laser or an argon ion laser, was subjected to laser annealing. レーザーアニールは例えば、KrFエキシマーレーザー(波長248nm、パルス幅10nse Laser annealing, for example, KrF excimer laser (wavelength 248 nm, pulse width 10nse
c)の場合であれば、エネルギー密度150〜250m In the case of c), the energy density 150~250m
J/cm 2 、例えば、210mJ/cm 2のビームを1 J / cm 2, for example, a beam of 210 mJ / cm 2 1
0ショット加えると、ほぼ確実に結晶化がおこなえる。 When 0 shot addition, almost certainly crystallization can be performed.
ショット数がこれ以下であると、レーザー出力の制御できないゆらぎ・ばらつきによって結晶化の程度が均一でなくなる。 When the number of shots is less than this, the degree of crystallization is not uniform by uncontrollable fluctuations, variations in the laser output. また、このレーザーアニールでは、ゲイト電極の下には光線が入らないため、ゲイト電極の下は結晶化できない。 Also, in this laser annealing, since under the gate electrode does not enter rays under the gate electrode can not be crystallized. しかしながら、半導体領域が厚いと光線の回折によって、レーザー光が回り込み結晶化が進行する。 However, the light diffraction of the semiconductor region is thick, crystallization laser beam wraparound progresses. レーザー光の回り込む程度は、半導体領域の厚さがレーザーの波長よりも大きな場合にはレーザーの波長程度、半導体領域の厚さがレーザーの波長よりも小さな場合には、半導体領域の厚さ程度である。 Extent sneaking of laser light, the order of the wavelength of the laser in the case larger than the wavelength of the laser the thickness of the semiconductor region, if smaller than the wavelength thickness of the laser of the semiconductor region, at about the thickness of the semiconductor region is there. 本実施例のように半導体領域の厚さが30nmと、レーザー光の波長(248nm)に比べて著しく小さい場合には、その回り込みの程度は、ゲイト電極の幅(10μm)に比して十分小さい。 And 30nm thickness of the semiconductor region as in this embodiment, when much smaller than the wavelength of the laser light (248 nm), the degree of rounding is sufficiently smaller than the width of the gate electrode (10 [mu] m) . したがって、イオン注入によって、非結晶状態となりながら、このレーザーアニールによっても結晶性の回復できない部分が存在する。 Therefore, by ion implantation, while in a non-crystalline state, there recovery can not part of the crystalline by the laser annealing. その部分の意義については後に記述する。 Described later on the significance of that part.

【0069】以上のようにして、CMOS型TFTの構造が大方得られた。 [0069] As described above, the structure of the CMOS type TFT was obtained largely. 後は、このTFTに金属配線を形成すればよいが、従来のTFTとは違って、ソース、ドレインの電極穴を形成する手間が省けるので極めて簡単である。 After, may be formed of metal wire to this TFT, unlike conventional TFT, is very simple since the source, the need to form the electrode hole of the drain Habukeru. すなわち、半導体領域は既に露出してあるので、 That is, since the semiconductor region has already been exposed,
その上にアルミニウム等の金属膜を形成するだけでオーミックな接合が得られる。 Its ohmic junction is obtained only by forming a metal film such as aluminum on. したがって、例えば、全体にアルミニウム、あるいは図10に示すようにアルミニウムとクロム163の多層膜を形成したのちに、公知のフォトリソグラフィー法によって不要な部分をエッチングして、第2の配線160aおよび160b、161等を形成すればよい。 Thus, for example, after forming the multilayer film of aluminum and chromium 163 as shown in aluminum whole or 10, by etching unnecessary portions by a known photolithography method, a second wiring 160a and 160 b, it may be formed like 161.

【0070】あるいは、さほど精度を要求されない素子であれば、メタルマスクを用いて、これらの配線を真空蒸着法等によって直に形成すればよい。 [0070] Alternatively, if the device is not much required accuracy, using a metal mask, these wirings may be formed directly by a vacuum deposition method or the like. その後、図10 Then, as shown in FIG. 10
(D)に示すように液晶ディスプレーの画素電極の被膜162を選択的に形成して、液晶画素が形成された。 Selectively forming a film 162 of the pixel electrode of the liquid crystal display (D), the liquid crystal pixels are formed.

【0071】以上の工程で使用されたマスクの枚数は、 [0071] The above number of masks used in the process,
半導体領域153形成用、ゲイト電極・配線形成用、フォトレジスト157形成用、第2の配線形成用、画素電極形成用の5枚である。 Semiconductor region 153 for forming, a gate electrode and wiring forming photoresist 157 for forming the second wiring forming a five pixel electrode formation. また、本実施例のTFTに注目すれば、通常の不純物領域164があるほかに、ゲイト電極と不純物領域の幾何学的なずれによるオフセット領域があり、その間には非結晶質であって不純物のドープされた領域165が形成されている。 Also, if focusing on the TFT of the present embodiment, in addition there is a normal impurity regions 164, there is an offset region according to geometric misalignment of the gate electrode and the impurity region, an impurity a non-crystalline in between doped region 165 is formed. このような、非結晶質の部分を設けることの有用性については、本発明人らの発明で株式会社半導体エネルギー研究所の平成3年8月26日出願の『絶縁ゲイト型半導体装置およびその作製方法』に詳細に記述されているのでここでは省略する。 Such, for utility of providing a portion of the non-crystalline, "insulated gate semiconductor device and a manufacturing thereof 1991 August 26 filed Semiconductor Energy Laboratory Co., Ltd. in the invention of the present invention have found because it is described in detail in the "How omitted here.

【0072】以上の工程によって作製された基板(以降第1の基板という)上にポリイミド膜を液晶材料の配向膜として形成した。 [0072] The polyimide film on a substrate (referred to hereinafter first substrate) made by the above process was formed as an alignment film of the liquid crystal material. このポリイミド膜の表面を公知のラビング法により、処理し、他方の第2の基板上に透明電極を形成した後、第1の基板と同様に配向膜を形成し、 By a known rubbing the surface of the polyimide film, treated, after forming the transparent electrode on the second substrate of the other, an alignment film was formed in the same manner as the first substrate,
ラビング処理を施した。 It was subjected to a rubbing treatment. これらの基板をラビング方向が平行となるように貼り合わせ液晶のセルを作製した。 These substrates rubbing direction to produce a cell of the liquid crystal compensation layer is parallel.

【0073】その後、ネマチック液晶材料をこの液晶セル中に注入し、2枚の変更番をこの液晶セルの両面に偏光軸がクロスニコルとなるようにし、かつ両方の基板のラビング方向とは45度の角度となる方向に貼り付け液晶電気光学装置を完成した。 [0073] Then, by injecting a nematic liquid crystal material in the liquid crystal cell, the polarization axis of the two change numbers on both sides of the liquid crystal cell is set to be in a cross nicol state, and 45 ° to the rubbing direction of the both substrates to complete the paste in the direction of the angled liquid crystal electro-optical device. このNON-TWISTED-NEMATIC This NON-TWISTED-NEMATIC
型液晶電気光学装置においてはオフ時には液晶材料の持つ複屈折性により明(白)が表示され、オン時には液晶分子のが基板に対して垂直方向に立つため、暗(黒)が表示される。 Type liquid crystal electro-in optical device during off appears bright (white) by birefringence possessed by the liquid crystal material, to stand in a direction perpendicular to the substrate that the liquid crystal molecules in the ON state, are displayed dark (black). 本発明の半導体装置の応用は上記の液晶電気光学装置のみならず、その他の形式の液晶電気光学装置、例えば反強誘電性液晶電気光学装置にも適用でき、 Application of the semiconductor device of the present invention is not only a liquid crystal electro-optical device described above, other forms liquid crystal electro-optical device, for example, can be applied to anti-ferroelectric liquid crystal electro-optical device,
さらには、その他の電気、電子装置にも適用可能である。 Furthermore, other electrical, it is applicable to an electronic device.

【0074】 [0074]

【発明の効果】本発明によって、従来よりも少ない枚数のマスクによってTFTを作製することができた。 [Effect of the Invention] According to the present invention, it was possible to produce a TFT with less number of masks than ever. また、本発明によって、従来とマスクの枚数は変わらないけれどもより信頼性の高いTFTを作製することができた。 Further, the present invention could be used to generate more reliable TFT but does not change the number of conventional masks. 特に本発明の目的は、TFTの歩留りの向上にある。 In particular object of the present invention is to improve the yield of the TFT. 特に、TFTのソース、ドレインの電極の形成は、 In particular, the source of the TFT, the formation of the drain electrode,
1μm以下の精度を要求される高度な作業であり、この工程によって発生する不良パネルは、他の工程で発生するものより著しく多かった。 An advanced work required following accuracy 1 [mu] m, defective panels produced by this process were significantly often than what occurs in other processes.

【0075】そして、不良数は、パネルに集積されるT [0075] Then, the number of poor is integrated to the panel T
FTの量が増えれば増えるほど、また、パネルの面積が大きくなればなるほど増加した。 The more the amount of FT, The area of ​​the panel is increased the greater. すなわち、電極の穴開けも、電極配線の形成もどちらも極めて高度な技術を要していたためである。 In other words, drilling of the electrode even, neither the formation of the electrode wiring is because it takes a very advanced technology. 本発明によれば、例えば電極の穴開けは不要であるので、歩留りは、主として電極配線の形成だけとなる。 According to the present invention, since for example drilled holes of the electrodes is not required, the yield becomes only largely formation of electrode wirings. 例えば、穴開けと電極配線形成の不良発生率が、いずれも20%であったとすると、この2つの工程を行えば、良品は64%でしかないが、本発明を使用すれば、穴開けの工程は不要であるので、80%が良品となる。 For example, drilling and failure of the electrode wiring formation, when both were 20% by performing the two steps, but good is only 64%, the use of the present invention, drilling of since step is unnecessary, it is good 80%.

【0076】一方、特に液晶ディスプレーにおいては、 [0076] On the other hand, particularly in the liquid crystal display is,
ゲイト配線と信号線(ソース、ドレイン配線)との短絡による不良の発生は大きな問題であった。 Gate lines and the signal lines (source and drain wirings) occurrence of defects due to short circuit between was a major problem. これは、直接的には取扱上の問題に起因する不良であったが、間接的には、層間絶縁物の不良であると考えられる。 This directly, but indirectly was poor due to the problem of handling, the indirect, considered to be a failure of the interlayer insulator. すなわち、層間絶縁物として使用される酸化珪素は、配線の起伏を完全にカバーすることができず、その厚さに厚いところや薄いところが生じ、特に、下部配線であるゲイト配線の側面では膜は薄くなった。 In other words, silicon oxide is used as an interlayer insulating material, can not completely cover the undulations of the wiring, thick place or thin place occurs in its thickness, in particular, the film is a side of the gate wiring which is the lower wire It thinned. 一方、下部配線の上面には十分な厚さの膜が形成された。 On the other hand, a sufficient thickness of the film formed on the upper surface of the lower wiring. この状態で、上部配線を形成すると、下部配線の側面において、短絡がおこりやすかった。 In this state, when forming the upper wiring, the side surfaces of the lower wiring, a short circuit is likely to occur. しかしながら、本発明によれば、下部配線の側面も上面もほぼ同じ厚さの陽極酸化絶縁膜を形成できるので、そのような問題は解決される。 However, according to the present invention, since the side surfaces of the lower wiring upper surface can also be formed substantially the same thickness anodic oxide insulating film, such problem is solved. この陽極酸化絶縁膜を形成したのちに、従来のように層間絶縁膜を形成すれば、絶縁効果は一層高められる。 The anodic oxide insulating film after forming, by forming the interlayer insulating film as in the prior art, the insulation effect can be further enhanced.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明によるTFTの作製工程例を示す。 It shows a manufacturing process example of the TFT according to the invention; FIG.

【図2】本発明によって作製した液晶ディスプレーの画素例を示す。 2 shows a pixel of a liquid crystal display produced by the present invention.

【図3】本発明によるTFTの作製工程例を示す。 3 shows a manufacturing process example of the TFT according to the present invention.

【図4】本発明によるTFTの作製工程例を示す。 It shows a manufacturing process example of the TFT according to the present invention; FIG.

【図5】本発明によって作製した液晶ディスプレーの画素例を示す。 5 shows a pixel of a liquid crystal display produced by the present invention.

【図6】本発明によるTFTの作製工程例を示す。 6 shows a manufacturing process example of the TFT according to the present invention.

【図7】本発明によるTFTの作製工程例を示す。 7 shows a manufacturing process example of the TFT according to the present invention.

【図8】本発明によるTFTの作製工程例を示す。 It shows a manufacturing process example of the TFT according to the present invention; FIG.

【図9】本発明による液晶ディスプレーパネルの作製例を示す。 [9] The present invention illustrates the production of a liquid crystal display panel according to.

【図10】本実施例によるTFTの作製工程を示す。 10 shows a manufacturing process of a TFT according to this embodiment.

【符号の説明】 DESCRIPTION OF SYMBOLS

101 絶縁性基板 102 パッシベーション膜 103 半導体領域 104 ゲイト絶縁膜 105 第1の配線(ゲイト配線) 106 ゲイト電極 107 第1の配線(蓄積容量配線) 108 不純物領域 109 陽極酸化絶縁膜 110 第2の配線(ドレイン電極・配線) 111 第2の配線(ソース電極・配線) 112 画素電極・配線 101 insulating substrate 102 passivation film 103 semiconductor region 104 gate insulating film 105 a first wiring (gate wiring) 106 gate electrode 107 first wiring (the storage capacitor wiring) 108 insulating impurity regions 109 anodic oxide film 110 and the second wiring ( drain electrode and wiring) 111 and the second wiring (a source electrode and wiring) 112 pixel electrodes and wiring

───────────────────────────────────────────────────── フロントページの続き (72)発明者 魚地 秀貴 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 ────────────────────────────────────────────────── ─── of the front page continued (72) inventor fish place Hideki Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute

Claims (8)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 絶縁表面を有する基板上に形成された半導体被膜とその上に形成された絶縁被膜と前記絶縁被膜上に形成され、上面と側面が金属の酸化物を主成分とする材料によって被覆された金属を主成分とするゲイト電極とを有する薄膜トランジスタと、基板上に形成された前記絶縁被膜と同一材料からなる絶縁被膜と、その上に形成された前記ゲイト電極と同一材料からなり、前期金属酸化物を主成分とする材料によって被覆され、ゲイト電極に接続した配線と、前記配線の前記金属酸化物を主成分とする材料上に形成されたドレイン配線とを有することを特徴とする半導体集積回路。 1. A formed on the insulating film and the insulating film formed thereon and the semiconductor film formed over a substrate having an insulating surface, a material upper surface and side surfaces as a main component an oxide of a metal a thin film transistor having a gate electrode consisting mainly of coated metal, becomes the insulating film made of an insulating film of the same material formed on the substrate, from the gate electrode of the same material formed thereon, It covered by material mainly composed of year metal oxide, and having a wiring connected to the gate electrode, and the wiring of the metal oxide drain wiring formed on the material as a main component of semiconductor integrated circuit.
  2. 【請求項2】 請求項1において、該酸化アルミニウムを主成分とする材料は、陽極酸化法によって形成されたことを特徴とする半導体集積回路。 2. The method of claim 1, material mainly composed of the aluminum oxide is a semiconductor integrated circuit, characterized in that it is formed by anodic oxidation.
  3. 【請求項3】 請求項1において、前記ゲイト電極はアルミニウム、チタン、タンタル、珪化アルミニウム、珪化チタン、珪化タンタル、アルミニウム化合物、チタン化合物またはタンタル化合物より選ばれたものからなることを特徴とする半導体集積回路。 3. The method of claim 1, wherein the gate electrode is aluminum, titanium, tantalum, aluminum silicide, titanium silicide, tantalum silicide, aluminum compound, semiconductor, characterized in that it consists of one selected from the titanium compounds or tantalum compounds integrated circuit.
  4. 【請求項4】 請求項1において、前記絶縁表面を有する基板はガラス基板であることを特徴とする半導体集積回路。 4. The method of claim 1, the semiconductor integrated circuit, wherein a substrate having an insulating surface is a glass substrate.
  5. 【請求項5】 請求項1において、前記絶縁表面を有する基板はシリコンウェファー上に絶縁膜が設けられた基板であることを特徴とする半導体集積回路。 5. The method of claim 1, the semiconductor integrated circuit, wherein the substrate is a substrate having an insulating film provided on silicon wafer having an insulating surface.
  6. 【請求項6】 請求項1において、前記ゲイト電極はシリコン膜または金属の多層で構成されていることを特徴とする半導体集積回路。 6. The method of claim 1, wherein the gate electrode is a semiconductor integrated circuit, characterized in that is composed of a silicon film or a metal multilayer.
  7. 【請求項7】 請求項7において、前記シリコン膜はリンが混入されておりかつその厚さは20乃至500Åであることを特徴とする半導体集積回路。 7. The method of claim 7, wherein the silicon film is a semiconductor integrated circuit, wherein is and its thickness is mixed phosphate is 20 to 500 Å.
  8. 【請求項8】 絶縁基板上に、選択的に半導体被膜を形成する工程と、前記半導体被膜および絶縁基板上に絶縁被膜と前記絶縁被膜上に金属を主成分とする第1の被膜とを選択的に形成する工程と、前記第1の被膜表面を酸化する工程と、前記第1の被膜の上に第2の金属被膜を形成することを特徴とする半導体集積回路の作製方法。 8. A insulating substrate, selection and forming a selectively semiconductor film, and a first coating composed mainly of metal into the semiconductor film and the insulating substrate on the insulating film and the insulating film step and said the step of oxidizing the first surface of the film, a method for manufacturing a semiconductor integrated circuit and forming a second metal film on the first coat of formed.
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