JPH0522978Y2 - - Google Patents
Info
- Publication number
- JPH0522978Y2 JPH0522978Y2 JP1987114720U JP11472087U JPH0522978Y2 JP H0522978 Y2 JPH0522978 Y2 JP H0522978Y2 JP 1987114720 U JP1987114720 U JP 1987114720U JP 11472087 U JP11472087 U JP 11472087U JP H0522978 Y2 JPH0522978 Y2 JP H0522978Y2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- limiter
- npn
- pnp
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000005236 sound signal Effects 0.000 description 4
- 230000003321 amplification Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【考案の詳細な説明】
〔考案の産業上の利用分野〕
本考案は、オーデイオ信号等の出力波形を所定
のリミツタレベルでリミツタを掛ける為のリミツ
タ回路に関するものである。
のリミツタレベルでリミツタを掛ける為のリミツ
タ回路に関するものである。
第４図は、従来の増幅回路の出力段に設けられ
たリミツタ回路である。
たリミツタ回路である。
第４図で説明すれば増幅回路１１の出力段は、
NPNトランジスタＱ２０とPNPトランジスタＱ
２１からなるトーテムポール接続で形成されてい
る。増幅回路１１の出力段にエミツタが共通接続
されたNPNトランジスタＱ２２とPNPトランジ
スタＱ２３が具えられている。NPNトランジス
タＱ２０，Ｑ２２のコレクタが電源端子１２に接
続され、PNPトランジスタＱ２３のコレクタが
接地されている。NPNトランジスタＱ２２と
PNPトランジスタＱ２３の夫々のベースにリミ
ツタレベルを設定する為のバイアス電圧源Ｅ１
０，Ｅ１１が接続されている。
NPNトランジスタＱ２０とPNPトランジスタＱ
２１からなるトーテムポール接続で形成されてい
る。増幅回路１１の出力段にエミツタが共通接続
されたNPNトランジスタＱ２２とPNPトランジ
スタＱ２３が具えられている。NPNトランジス
タＱ２０，Ｑ２２のコレクタが電源端子１２に接
続され、PNPトランジスタＱ２３のコレクタが
接地されている。NPNトランジスタＱ２２と
PNPトランジスタＱ２３の夫々のベースにリミ
ツタレベルを設定する為のバイアス電圧源Ｅ１
０，Ｅ１１が接続されている。
増幅回路１１の出力段がNPNトランジスタＱ
２０とPNPトランジスタＱ２１からなるトーテ
ムポール接続で形成され、且つリミツタ回路も
NPNトランジスタＱ２２とPNPトランジスタＱ
２３で形成されている。これらのPNPトランジ
スタとNPNトランジスタの増幅率には、多少差
がある為にNPNトランジスタＱ２０からの出力
電流がPNPトランジスタＱ２３によつて充分に
吸収できない欠点がある。PNPトランジスタＱ
２３によつて吸収することができない余剰電流
は、バイアス電圧源Ｅ１１や負荷回路等に流れ込
み出力端子１０の電位を上昇させる結果となる。
即ち、出力波形の上方の半サイクルにリミツタを
掛ける場合、リミツタレベルは、（V2＋VBE2）に
設定されているが、このリミツタレベルに余剰電
流による電圧V0が加算され、実際のリミツタレ
ベル電圧は、〔（V2＋V0）＋VBE2〕となる。従つ
て、出力波形(ハ)の上方の半サイクルには、リミツ
タを掛けるのが困難となる。因に、V2はバイア
ス電圧源Ｅ１１の電圧であり、VBE2はトランジス
タＱ２３のベース・エミツタ間電圧である。
２０とPNPトランジスタＱ２１からなるトーテ
ムポール接続で形成され、且つリミツタ回路も
NPNトランジスタＱ２２とPNPトランジスタＱ
２３で形成されている。これらのPNPトランジ
スタとNPNトランジスタの増幅率には、多少差
がある為にNPNトランジスタＱ２０からの出力
電流がPNPトランジスタＱ２３によつて充分に
吸収できない欠点がある。PNPトランジスタＱ
２３によつて吸収することができない余剰電流
は、バイアス電圧源Ｅ１１や負荷回路等に流れ込
み出力端子１０の電位を上昇させる結果となる。
即ち、出力波形の上方の半サイクルにリミツタを
掛ける場合、リミツタレベルは、（V2＋VBE2）に
設定されているが、このリミツタレベルに余剰電
流による電圧V0が加算され、実際のリミツタレ
ベル電圧は、〔（V2＋V0）＋VBE2〕となる。従つ
て、出力波形(ハ)の上方の半サイクルには、リミツ
タを掛けるのが困難となる。因に、V2はバイア
ス電圧源Ｅ１１の電圧であり、VBE2はトランジス
タＱ２３のベース・エミツタ間電圧である。
一方、第５図に示すように出力波形(ハ)の下方の
半サイクルは、PNPトランジスタＱ２１の増幅
によつて得られるが、余剰電流が出力端子１０に
流れることがないので、NPNトランジスタＱ２
２のベースに供給されるバイアス電圧源Ｅ１０の
電圧V1からトランジスタＱ２２のベース・エミ
ツタ間電圧VBE1を差し引いたリミツタレベル
（V1−VBE1）(ロ)で出力波形(ハ)は、リミツタが掛か
る。
半サイクルは、PNPトランジスタＱ２１の増幅
によつて得られるが、余剰電流が出力端子１０に
流れることがないので、NPNトランジスタＱ２
２のベースに供給されるバイアス電圧源Ｅ１０の
電圧V1からトランジスタＱ２２のベース・エミ
ツタ間電圧VBE1を差し引いたリミツタレベル
（V1−VBE1）(ロ)で出力波形(ハ)は、リミツタが掛か
る。
この様にNPNトランジスタＱ２０の出力電流
は、PNPトランジスタＱ２３で充分に吸収され
ずに出力端子１０に流れる出る余剰電流によつて
リミツタレベル(イ)が上昇して、上側半サイクルの
波形が充分にスライスされない欠点を有してい
た。
は、PNPトランジスタＱ２３で充分に吸収され
ずに出力端子１０に流れる出る余剰電流によつて
リミツタレベル(イ)が上昇して、上側半サイクルの
波形が充分にスライスされない欠点を有してい
た。
本考案は、上述の如き問題点に鑑みなされたも
ので、その主な目的は、オーデイオ信号等の出力
波形を上下対称にスライスして波形整形するリミ
ツタ回路を提供するにある。
ので、その主な目的は、オーデイオ信号等の出力
波形を上下対称にスライスして波形整形するリミ
ツタ回路を提供するにある。
本考案のリミツタ回路は、増幅回路の出力段に
具えられ、エミツタを共通接続したNPNトラン
ジスタとPNPトランジスタで形成される。該リ
ミツタ回路のトランジスタに具えられたバイアス
回路が該増幅回路の出力段のトランジスタのバイ
アス回路に接続されることによつて、該増幅回路
の出力段のトランジスタに負帰還を掛け出力波形
に上下対称にリミツタを掛けるものである。
具えられ、エミツタを共通接続したNPNトラン
ジスタとPNPトランジスタで形成される。該リ
ミツタ回路のトランジスタに具えられたバイアス
回路が該増幅回路の出力段のトランジスタのバイ
アス回路に接続されることによつて、該増幅回路
の出力段のトランジスタに負帰還を掛け出力波形
に上下対称にリミツタを掛けるものである。
第１図はリミツタ回路の一例を示す回路図であ
り、増幅回路４の出力段に接続されているリミツ
タ回路５である。１は電源端子、２は接地端子、
３は出力端子である。
り、増幅回路４の出力段に接続されているリミツ
タ回路５である。１は電源端子、２は接地端子、
３は出力端子である。
増幅回路４は、電源端子１と接地端子２間に
NPNトランジスタＱ６とPNPトランジスタＱ８
がトーテムポールに接続され、共通接続されたエ
ミツタが出力端子３に接続されている。電源端子
１とNPNトランジスタＱ６のベース間にPNPト
ランジスタＱ５が接続され、接地端子２とPNP
トランジスタＱ８のベース間にNPNトランジス
タＱ７が接続され、NPNトランジスタＱ６と
PNPトランジスタＱ８のベース間にダイオード
Ｄ３，Ｄ４が接続されている。
NPNトランジスタＱ６とPNPトランジスタＱ８
がトーテムポールに接続され、共通接続されたエ
ミツタが出力端子３に接続されている。電源端子
１とNPNトランジスタＱ６のベース間にPNPト
ランジスタＱ５が接続され、接地端子２とPNP
トランジスタＱ８のベース間にNPNトランジス
タＱ７が接続され、NPNトランジスタＱ６と
PNPトランジスタＱ８のベース間にダイオード
Ｄ３，Ｄ４が接続されている。
リミツタ回路５は、エミツタを共通接続した
NPNトランジスタＱ１とPNPトランジスタＱ２
を具え、これらのトランジスタのベースにバイア
ス電圧源Ｅ１，Ｅ２が接続されている。NPNト
ランジスタＱ１とPNPトランジスタＱ２のコレ
クタにダイオードＤ１，Ｄ２が夫々接続され、ダ
イオードＤ１のアノードが電源端子１に接続さ
れ、ダイオードＤ２のカソードが接地端子に接続
されている。PNPトランジスタＱ３のベースが
ダイオードＤ１のカソードとNPNトランジスタ
Ｑ１のコレクタに接続され、NPNトランジスタ
Ｑ４のベースがPNPトランジスタＱ２のコレク
タとダイオードＤ２のアノードに接続されてい
る。PNPトランジスタＱ３とNPNトランジスタ
Ｑ４のエミツタに接続された抵抗Ｒ１，Ｒ２は電
流制限抵抗である。PNPトランジスタＱ３のコ
レクタは、増幅回路４の出力段のPNPトランジ
スタＱ８のベースに接続され、NPNトランジス
タＱ４のコレクタが増幅回路４の出力段のNPN
トランジスタＱ６のベースに接続されている。
NPNトランジスタＱ１とPNPトランジスタＱ２
を具え、これらのトランジスタのベースにバイア
ス電圧源Ｅ１，Ｅ２が接続されている。NPNト
ランジスタＱ１とPNPトランジスタＱ２のコレ
クタにダイオードＤ１，Ｄ２が夫々接続され、ダ
イオードＤ１のアノードが電源端子１に接続さ
れ、ダイオードＤ２のカソードが接地端子に接続
されている。PNPトランジスタＱ３のベースが
ダイオードＤ１のカソードとNPNトランジスタ
Ｑ１のコレクタに接続され、NPNトランジスタ
Ｑ４のベースがPNPトランジスタＱ２のコレク
タとダイオードＤ２のアノードに接続されてい
る。PNPトランジスタＱ３とNPNトランジスタ
Ｑ４のエミツタに接続された抵抗Ｒ１，Ｒ２は電
流制限抵抗である。PNPトランジスタＱ３のコ
レクタは、増幅回路４の出力段のPNPトランジ
スタＱ８のベースに接続され、NPNトランジス
タＱ４のコレクタが増幅回路４の出力段のNPN
トランジスタＱ６のベースに接続されている。
次に、上述のリミツタ回路について、第１図に
基づきその動作を説明する。
基づきその動作を説明する。
オーデイオ信号の上側の半サイクルの場合につ
いて説明する。トランジスタＱ７，Ｑ５のベース
に互いに同相のオーデイオ信号が入力される。
NPNトランジスタＱ６がオン状態となり、出力
端子３の出力の電圧が上昇して、その波高値がリ
ミツタレベル（V2＋VBE2）を越えると、PNPト
ランジスタＱ２がオンしてリミツタを掛ける。し
かし、NPNトランジスタＱ６の電流増幅率は、
PNPトランジスタＱ２より大きい為、余剰電流
が流れようとするが、ダイオードＤ２とNPNト
ランジスタＱ４からなるミラー対によつて、
PNPトランジスタＱ５のコレクタからバイアス
電流を取り去るように作用して、NPNトランジ
スタＱ６に負帰還作用が働く。従つて、第２図に
示すように所定の電圧（V2＋VBE2）で上側の半
サイクルが充分にスライスされる。
いて説明する。トランジスタＱ７，Ｑ５のベース
に互いに同相のオーデイオ信号が入力される。
NPNトランジスタＱ６がオン状態となり、出力
端子３の出力の電圧が上昇して、その波高値がリ
ミツタレベル（V2＋VBE2）を越えると、PNPト
ランジスタＱ２がオンしてリミツタを掛ける。し
かし、NPNトランジスタＱ６の電流増幅率は、
PNPトランジスタＱ２より大きい為、余剰電流
が流れようとするが、ダイオードＤ２とNPNト
ランジスタＱ４からなるミラー対によつて、
PNPトランジスタＱ５のコレクタからバイアス
電流を取り去るように作用して、NPNトランジ
スタＱ６に負帰還作用が働く。従つて、第２図に
示すように所定の電圧（V2＋VBE2）で上側の半
サイクルが充分にスライスされる。
一方、下側の半サイクルの場合は、PNPトラ
ンジスタＱ８が電流を引き込むと、出力端子３の
電位は低下して、リミツタレベル（V1−VBE1）
達すると、ダイオードＤ１とPNPトランジスタ
Ｑ３からなるミラー対を介し、所定のミラー電流
がPNPトランジスタＱ８のベースに供給され、
PNPトランジスタＱ８に負帰還作用が働き、第
２図に示すように所定のリミツタレベルで出力波
形は充分にスライスされる。
ンジスタＱ８が電流を引き込むと、出力端子３の
電位は低下して、リミツタレベル（V1−VBE1）
達すると、ダイオードＤ１とPNPトランジスタ
Ｑ３からなるミラー対を介し、所定のミラー電流
がPNPトランジスタＱ８のベースに供給され、
PNPトランジスタＱ８に負帰還作用が働き、第
２図に示すように所定のリミツタレベルで出力波
形は充分にスライスされる。
無論、リミツタレベルは、リミツタ回路５に接
続されている抵抗Ｒ１，Ｒ２の抵抗値を任意に設
定することで調整を行うこともできる。
続されている抵抗Ｒ１，Ｒ２の抵抗値を任意に設
定することで調整を行うこともできる。
第３図のリミツタ回路は、本考案の一実施例で
あり、増幅回路４の最終の出力段は、電流源回路
７を主電流路に直列接続されたNPNトランジス
タＱ１１で形成されている。差動増幅回路４は差
動対トランジスタＱ１２，Ｑ１３と、PNPトラ
ンジスタＱ１４とダイオードＤ７及びPNPトラ
ンジスタＱ６とダイオードＤ８で形成された能動
負荷回路、それら能動負荷回路から動作電流が供
給されるダイオードＤ６とNPNトランジスタＱ
８から形成された電流ミラー回路からなる公知の
増幅回路である。PNPトランジスタＱ６とNPN
トランジスタＱ８の共通接続されたコネクタがト
ランジスタＱ１０のベースに接続され、そのエミ
ツタがトランジスタＱ１１のベースに接続されて
いる。トランジスタＱ１２のベースが入力端子８
に接続され、トランジスタＱ１３のベースに抵抗
Ｒ１，Ｒ２が接続され、抵抗Ｒ１の他端が出力端
子３に接続されている。抵抗Ｒ２の他端がコンデ
ンサＣ１を介して接地端子２に接続される。
PNPトランジスタＱ６とNPNトランジスタＱ８
の共通接続されたコレクタと電流源回路７及びト
ランジスタＱ１１との接続点にコンデンサＣ２が
接続され、その他端が電流源回路７とトランジス
タＱ１１のコレクタに接続されている。
あり、増幅回路４の最終の出力段は、電流源回路
７を主電流路に直列接続されたNPNトランジス
タＱ１１で形成されている。差動増幅回路４は差
動対トランジスタＱ１２，Ｑ１３と、PNPトラ
ンジスタＱ１４とダイオードＤ７及びPNPトラ
ンジスタＱ６とダイオードＤ８で形成された能動
負荷回路、それら能動負荷回路から動作電流が供
給されるダイオードＤ６とNPNトランジスタＱ
８から形成された電流ミラー回路からなる公知の
増幅回路である。PNPトランジスタＱ６とNPN
トランジスタＱ８の共通接続されたコネクタがト
ランジスタＱ１０のベースに接続され、そのエミ
ツタがトランジスタＱ１１のベースに接続されて
いる。トランジスタＱ１２のベースが入力端子８
に接続され、トランジスタＱ１３のベースに抵抗
Ｒ１，Ｒ２が接続され、抵抗Ｒ１の他端が出力端
子３に接続されている。抵抗Ｒ２の他端がコンデ
ンサＣ１を介して接地端子２に接続される。
PNPトランジスタＱ６とNPNトランジスタＱ８
の共通接続されたコレクタと電流源回路７及びト
ランジスタＱ１１との接続点にコンデンサＣ２が
接続され、その他端が電流源回路７とトランジス
タＱ１１のコレクタに接続されている。
リミツタ回路５はNPNトランジスタＱ１と
PNPトランジスタＱ２の共通接続されたエミツ
タが出力端子３に接続されており、NPNトラン
ジスタＱ１のベースにバイアス電圧源Ｅ１が接続
され、そのコレクタにダイオードＤ５とPNPト
ランジスタＱ９のベースが接続され、ダイオード
Ｄ５とトランジスタＱ９によつて電流ミラー回路
を形成している。PNPトランジスタＱ９のコレ
クタがNPNトランジスタＱ８のベースに接続さ
れている。PNPトランジスタＱ２には、そのベ
ースにリミツタレベルを設定するバイアス電圧源
Ｅ２が接続されている。このように構成されたリ
ミツタ回路は、入力信号の上側の半サイクルにつ
いてはトランジスタＱ２がオンし、下側の半サイ
クルについてはトランジスタＱ１がオンしてリミ
ツタを掛ける。
PNPトランジスタＱ２の共通接続されたエミツ
タが出力端子３に接続されており、NPNトラン
ジスタＱ１のベースにバイアス電圧源Ｅ１が接続
され、そのコレクタにダイオードＤ５とPNPト
ランジスタＱ９のベースが接続され、ダイオード
Ｄ５とトランジスタＱ９によつて電流ミラー回路
を形成している。PNPトランジスタＱ９のコレ
クタがNPNトランジスタＱ８のベースに接続さ
れている。PNPトランジスタＱ２には、そのベ
ースにリミツタレベルを設定するバイアス電圧源
Ｅ２が接続されている。このように構成されたリ
ミツタ回路は、入力信号の上側の半サイクルにつ
いてはトランジスタＱ２がオンし、下側の半サイ
クルについてはトランジスタＱ１がオンしてリミ
ツタを掛ける。
トランジスタＱ２がオンしている時の出力端子
３の電位は、負荷回路に流れる電流が増幅回路４
の電流源回路７の存在により制限されるので、設
定したリミツタレベルよりも上昇することはな
い。
３の電位は、負荷回路に流れる電流が増幅回路４
の電流源回路７の存在により制限されるので、設
定したリミツタレベルよりも上昇することはな
い。
また、トランジスタＱ１がオンしている時の出
力端子３の電位は、増幅回路４のトランジスタＱ
１１にトランジスタＱ１からの電流が流れすぎる
ことにより設定したリミツタレベルよりも下がり
すぎることもない。
力端子３の電位は、増幅回路４のトランジスタＱ
１１にトランジスタＱ１からの電流が流れすぎる
ことにより設定したリミツタレベルよりも下がり
すぎることもない。
これは、トランジスタＱ１のコレクタ電流の状
態がトランジスタＱ９によつてトランジスタＱ
８，Ｑ１０を経てトランジスタＱ１１のベースに
負帰還されることによる。
態がトランジスタＱ９によつてトランジスタＱ
８，Ｑ１０を経てトランジスタＱ１１のベースに
負帰還されることによる。
従つて、所定のリミツタレベルで出力波形がス
ライスされる。
ライスされる。
なお、トランジスタＱ８，Ｑ１０はトランジス
タＱ１１の駆動回路を形成している。
タＱ１１の駆動回路を形成している。
上述の如く、本考案のリミツタ回路は、通常、
増幅回路の出力段がパワートランジスタで形成さ
れており、これらのトランジスタがオーバードラ
イブされないように所定のレベルでそれらのトラ
ンジスタに負帰還を掛けることによつて出力波形
を上下対称にスライスしてリミツタを掛けるもの
である。
増幅回路の出力段がパワートランジスタで形成さ
れており、これらのトランジスタがオーバードラ
イブされないように所定のレベルでそれらのトラ
ンジスタに負帰還を掛けることによつて出力波形
を上下対称にスライスしてリミツタを掛けるもの
である。
本考案のリミツタ回路は、リミツタレベルが所
定の値に容易に設定できると共に、極めて簡単な
回路によつて構成されている。又、精度よくリミ
ツタが掛けられるので、タイミングの精度が向上
する利点を有し、波形整形回路として極めて有効
なリミツタ回路である。
定の値に容易に設定できると共に、極めて簡単な
回路によつて構成されている。又、精度よくリミ
ツタが掛けられるので、タイミングの精度が向上
する利点を有し、波形整形回路として極めて有効
なリミツタ回路である。
第１図は、リミツタ回路の一例を示す回路図、
第２図は、第１図の出力波形を示す図、第３図
は、本考案に係るリミツタ回路の一実施例を示す
回路図、第４図は、従来のリミツタ回路を示す回
路図、第５図は、従来のリミツタ回路の出力波形
を示す図である。 ３……出力端子、４……増幅回路、５……リミ
ツタ回路、７……電流源回路、E1，E2……バイ
アス電圧源。
第２図は、第１図の出力波形を示す図、第３図
は、本考案に係るリミツタ回路の一実施例を示す
回路図、第４図は、従来のリミツタ回路を示す回
路図、第５図は、従来のリミツタ回路の出力波形
を示す図である。 ３……出力端子、４……増幅回路、５……リミ
ツタ回路、７……電流源回路、E1，E2……バイ
アス電圧源。
Claims (1)
- 最終の出力段が電流源回路を主電流路に直列接
続されたトランジスタからなり、出力端子がそれ
らの接続点に接続された増幅回路に接続されるリ
ミツタ回路であり、エミツタを共通接続され、ベ
ースに夫々バイアス電圧源が接続され、その共通
接続点を該出力端子に接続された１対のPNPト
ランジスタとNPNトランジスタ、そのNPNトラ
ンジスタのコレクタに接続されたダイオードによ
りバイアスされる別のトランジスタを具え、該別
のトランジスタのコレクタが増幅回路の前記出力
段のトランジスタの駆動回路に負帰還接続される
ことを特徴とするリミツタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987114720U JPH0522978Y2 (ja) | 1987-07-27 | 1987-07-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987114720U JPH0522978Y2 (ja) | 1987-07-27 | 1987-07-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6421519U JPS6421519U (ja) | 1989-02-02 |
| JPH0522978Y2 true JPH0522978Y2 (ja) | 1993-06-14 |
Family
ID=31355727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987114720U Expired - Lifetime JPH0522978Y2 (ja) | 1987-07-27 | 1987-07-27 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522978Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4717692B2 (ja) * | 2006-04-14 | 2011-07-06 | ルネサスエレクトロニクス株式会社 | リミッタ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63288506A (ja) * | 1987-05-21 | 1988-11-25 | Toshiba Corp | 多段増幅回路のクリップ回路 |
-
1987
- 1987-07-27 JP JP1987114720U patent/JPH0522978Y2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63288506A (ja) * | 1987-05-21 | 1988-11-25 | Toshiba Corp | 多段増幅回路のクリップ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6421519U (ja) | 1989-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4539491A (en) | Voltage/current conversion circuit | |
| GB1453732A (en) | Current mirror amplifiers | |
| JPH0522978Y2 (ja) | ||
| JPS63214009A (ja) | 複合トランジスタ | |
| JPS6010106Y2 (ja) | カスケ−ド増幅器 | |
| JPH04369105A (ja) | 増幅器 | |
| JPS6228087Y2 (ja) | ||
| JPS5915124Y2 (ja) | 電力増幅回路 | |
| JP2661358B2 (ja) | レベルシフト回路 | |
| JPS62117403A (ja) | カレントミラ−回路 | |
| JPS6259926B2 (ja) | ||
| JPS6113403B2 (ja) | ||
| JP2623954B2 (ja) | 利得可変増幅器 | |
| JPH0210677Y2 (ja) | ||
| JP3470835B2 (ja) | 演算増幅器 | |
| US4047118A (en) | Transistor amplifier circuit | |
| JPS6130325Y2 (ja) | ||
| JPH079615B2 (ja) | 絶対値電圧電流変換回路 | |
| KR840001120B1 (ko) | 증폭기 | |
| JPS58213510A (ja) | 増幅回路 | |
| JPS6133710Y2 (ja) | ||
| JPH0241924Y2 (ja) | ||
| JPS6325769Y2 (ja) | ||
| JPS593606Y2 (ja) | 相補差動増幅回路 | |
| JP2538239Y2 (ja) | 低周波増幅回路 |