JPH05227022A - Ｐｌｌ装置 - Google Patents
Ｐｌｌ装置Info
- Publication number
- JPH05227022A JPH05227022A JP4026445A JP2644592A JPH05227022A JP H05227022 A JPH05227022 A JP H05227022A JP 4026445 A JP4026445 A JP 4026445A JP 2644592 A JP2644592 A JP 2644592A JP H05227022 A JPH05227022 A JP H05227022A
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- JP
- Japan
- Prior art keywords
- phase comparator
- phase
- clock
- output
- cutoff
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 基準クロックと通話路系クロック間に位相ず
れが生じたとき位相比較器とフィルタ回路を切り離し、
異常な比較結果の影響を最小限に抑えることを可能にす
る。 【構成】 位相比較器１により基準クロック２と通話路
系クロック３との位相差を測定し、両者間に位相ずれが
あると、位相比較器１からの情報により制御部１１が位
相比較器１とフィルタ部４間に介挿された遮断部１０を
遮断させ、フィルタ部４の電圧をＰＬＬフリーラン発生
時の電荷を保持させ、このフリーラン発生時に電圧制御
発振器５の自走精度を向上させるようにしたものであ
る。
れが生じたとき位相比較器とフィルタ回路を切り離し、
異常な比較結果の影響を最小限に抑えることを可能にす
る。 【構成】 位相比較器１により基準クロック２と通話路
系クロック３との位相差を測定し、両者間に位相ずれが
あると、位相比較器１からの情報により制御部１１が位
相比較器１とフィルタ部４間に介挿された遮断部１０を
遮断させ、フィルタ部４の電圧をＰＬＬフリーラン発生
時の電荷を保持させ、このフリーラン発生時に電圧制御
発振器５の自走精度を向上させるようにしたものであ
る。
Description
【０００１】
【産業上の利用分野】本発明は基準クロック断後の雑音
による通話路系クロックへの影響を最小限に抑えるＰＬ
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）装置に関す
る。
による通話路系クロックへの影響を最小限に抑えるＰＬ
Ｌ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）装置に関す
る。
【０００２】
【従来の技術】図３は従来のＰＬＬ装置の構成を示して
いる。図３において、１は位相比較器であり、基準クロ
ック信号２と通話路系クロック３との位相を比較し、そ
の比較結果をフィルタ部４を通して電圧制御発振器５
（以下、ＶＣＸＯという）に入力するようになってい
る。６は発振器、７はＶＣＸＯ５の出力と発振器６の出
力とを切り換えて、分周部８に送出する切替スイッチで
ある。
いる。図３において、１は位相比較器であり、基準クロ
ック信号２と通話路系クロック３との位相を比較し、そ
の比較結果をフィルタ部４を通して電圧制御発振器５
（以下、ＶＣＸＯという）に入力するようになってい
る。６は発振器、７はＶＣＸＯ５の出力と発振器６の出
力とを切り換えて、分周部８に送出する切替スイッチで
ある。
【０００３】この分周部８は切替スイッチ７で切り換え
られたＶＣＸＯ５の出力または発振器６の出力を分周し
て、通話路系クロック３を位相比較器１に供給するよう
にしている。また、９は位相比較器１の位相比較結果、
ＰＬＬ回路のフリーラン状態、すなわち、基準クロック
２と通話路系クロック３との位相差が異常比較結果にな
ると、切替スイッチ７の切替制御を行う制御部である。
られたＶＣＸＯ５の出力または発振器６の出力を分周し
て、通話路系クロック３を位相比較器１に供給するよう
にしている。また、９は位相比較器１の位相比較結果、
ＰＬＬ回路のフリーラン状態、すなわち、基準クロック
２と通話路系クロック３との位相差が異常比較結果にな
ると、切替スイッチ７の切替制御を行う制御部である。
【０００４】次に、上記従来例の動作について説明す
る。図３において、基準クロック２の遮断が発生する
と、位相比較器１による基準クロック２と通話路系クロ
ック３との位相差が異常比較結果となって、ＰＬＬ回路
のフリーラン（遮断）発生となり、この異常結果によ
り、制御部９が切替スイッチ７を切り替える。これによ
り、ある特定の周波数で発振しているフリーラン専用の
発振器６の発振出力を分周部８に導き、この分周部８で
所定周波数に分周して、通話路系クロック３を出力す
る。
る。図３において、基準クロック２の遮断が発生する
と、位相比較器１による基準クロック２と通話路系クロ
ック３との位相差が異常比較結果となって、ＰＬＬ回路
のフリーラン（遮断）発生となり、この異常結果によ
り、制御部９が切替スイッチ７を切り替える。これによ
り、ある特定の周波数で発振しているフリーラン専用の
発振器６の発振出力を分周部８に導き、この分周部８で
所定周波数に分周して、通話路系クロック３を出力す
る。
【０００５】このように上記従来のＰＬＬ装置でも基準
クロック断が発生しても安定したクロックを供給するこ
とができる。
クロック断が発生しても安定したクロックを供給するこ
とができる。
【０００６】
【発明が解決しようとする課題】しかしながら、上気従
来のＰＬＬ装置では、フリーラン周波数を専用の発振器
６で発振させているため、フリーラン発生直前の周波数
から急激に変化してしまい、データエラーが発生してし
まうという問題があった。
来のＰＬＬ装置では、フリーラン周波数を専用の発振器
６で発振させているため、フリーラン発生直前の周波数
から急激に変化してしまい、データエラーが発生してし
まうという問題があった。
【０００７】本発明はこのような従来の問題点を解決す
るものであり、フリーラン発生直前の周波数をある程度
維持できる優れたＰＬＬ装置を提供することである。
るものであり、フリーラン発生直前の周波数をある程度
維持できる優れたＰＬＬ装置を提供することである。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、基準クロックと通話路系クロックとの位相
差を測定する位相比較器と、この位相比較器の出力信号
のうちの所定周波帯域の出力信号を出力するフィルタ部
と、このフィルタ部からの上記出力信号の電圧に応じた
周波数の信号を出力する電圧制御発振器と、この電圧制
御発振器からの出力信号の周波数を分周して上記位相比
較器に供給する上記通話路系クロックを生成する分周器
とを有するループ回路の上記位相比較器と上記フィルタ
部間に介挿され遮断指令信号を受けたとき上記ループ回
路を遮断する遮断手段と、上記位相比較器の上記位相差
の測定結果が所定期間以上になると遮断指令信号を発生
して上記遮断手段に与えて遮断制御を行う制御部とを備
えた構成となっている。
するために、基準クロックと通話路系クロックとの位相
差を測定する位相比較器と、この位相比較器の出力信号
のうちの所定周波帯域の出力信号を出力するフィルタ部
と、このフィルタ部からの上記出力信号の電圧に応じた
周波数の信号を出力する電圧制御発振器と、この電圧制
御発振器からの出力信号の周波数を分周して上記位相比
較器に供給する上記通話路系クロックを生成する分周器
とを有するループ回路の上記位相比較器と上記フィルタ
部間に介挿され遮断指令信号を受けたとき上記ループ回
路を遮断する遮断手段と、上記位相比較器の上記位相差
の測定結果が所定期間以上になると遮断指令信号を発生
して上記遮断手段に与えて遮断制御を行う制御部とを備
えた構成となっている。
【０００９】
【作用】したがって、本発明によれば、基準クロック７
と通話路系クロックとの位相差がＰＬＬフリーラン発生
状態となると、位相比較器とフィルタ部との間を遮断す
ることにより、電圧制御発振器の制御電圧がフリーラン
発生直前の電圧に維持され、フリーラン直前の周波数を
維持することができるという効果を有する。
と通話路系クロックとの位相差がＰＬＬフリーラン発生
状態となると、位相比較器とフィルタ部との間を遮断す
ることにより、電圧制御発振器の制御電圧がフリーラン
発生直前の電圧に維持され、フリーラン直前の周波数を
維持することができるという効果を有する。
【００１０】
【実施例】図１は本発明の実施例の構成を示すものであ
る。図１において、図３の従来例と同一部には同一符号
が付されている。図中の１は基準クロック２と通話路系
クロック３の位相比較を行う位相比較器である。４は位
相比較器１の出力信号を所定周波数帯域の成分を抽出す
るフィルタ部であり、５はこのフィルタ部４の出力信号
の電圧、ひいては位相比較器１の出力信号の電圧に基づ
いて発振周波数を可変する電圧制御発振器（以下、ＶＣ
ＸＯと称する）である。８はＶＣＸＯ５の出力信号を分
周して、通話路系クロック３を位相比較器１に導く分周
部であり、位相比較器１，フィルタ部４，ＶＣＸＯ５，
分周部８により、ＰＬＬ回路の基本構成であるループ回
路を形成している。この実施例の場合では、基準クロッ
ク２は６４ＫＨｚとなっている。
る。図１において、図３の従来例と同一部には同一符号
が付されている。図中の１は基準クロック２と通話路系
クロック３の位相比較を行う位相比較器である。４は位
相比較器１の出力信号を所定周波数帯域の成分を抽出す
るフィルタ部であり、５はこのフィルタ部４の出力信号
の電圧、ひいては位相比較器１の出力信号の電圧に基づ
いて発振周波数を可変する電圧制御発振器（以下、ＶＣ
ＸＯと称する）である。８はＶＣＸＯ５の出力信号を分
周して、通話路系クロック３を位相比較器１に導く分周
部であり、位相比較器１，フィルタ部４，ＶＣＸＯ５，
分周部８により、ＰＬＬ回路の基本構成であるループ回
路を形成している。この実施例の場合では、基準クロッ
ク２は６４ＫＨｚとなっている。
【００１１】１０は新たに付加された遮断手段としての
遮断部であり、上記位相比較器１とフィルタ部４との間
に介挿され、ＰＬＬループがフリーラン発生時に遮断す
るものである。１１も同じく新たに付加されたもので、
遮断部１０を制御する制御部である。この制御部１１は
位相比較器１によって基準クロック２と通話路系クロッ
ク３との位相差の比較結果から、ＰＬＬループフリーラ
ン状態になることを検出すると、上記遮断部１０に遮断
指令信号を与えて遮断制御を行うようにしている。
遮断部であり、上記位相比較器１とフィルタ部４との間
に介挿され、ＰＬＬループがフリーラン発生時に遮断す
るものである。１１も同じく新たに付加されたもので、
遮断部１０を制御する制御部である。この制御部１１は
位相比較器１によって基準クロック２と通話路系クロッ
ク３との位相差の比較結果から、ＰＬＬループフリーラ
ン状態になることを検出すると、上記遮断部１０に遮断
指令信号を与えて遮断制御を行うようにしている。
【００１２】図２はこの実施例の具体的構成を示すブロ
ック図である。図２において、位相比較器１のセット入
力端Ｓに基準クロック２（６４ＫＨｚ）が入力され、リ
セット入力端Ｒに通話路系クロック（６４ＫＨｚ）３が
入力されるようになっている。位相比較器１の出力端Ｐ
Ｄからの出力信号は遮断部１０を構成するアナログスイ
ッチを介してフィルタ部４に送出するようになってい
る。
ック図である。図２において、位相比較器１のセット入
力端Ｓに基準クロック２（６４ＫＨｚ）が入力され、リ
セット入力端Ｒに通話路系クロック（６４ＫＨｚ）３が
入力されるようになっている。位相比較器１の出力端Ｐ
Ｄからの出力信号は遮断部１０を構成するアナログスイ
ッチを介してフィルタ部４に送出するようになってい
る。
【００１３】フィルタ部４は抵抗４ａとインバータ４ｂ
を直列に接続するとともに、インバータ４ｂの入力端と
出力端間、すなわち、インバータ４ｂと並列に、抵抗４
ｃとコンデンサ４ｄとの直列回路が接続され、抵抗４ｃ
と並列に抵抗４ｅが接続されている。
を直列に接続するとともに、インバータ４ｂの入力端と
出力端間、すなわち、インバータ４ｂと並列に、抵抗４
ｃとコンデンサ４ｄとの直列回路が接続され、抵抗４ｃ
と並列に抵抗４ｅが接続されている。
【００１４】制御部１１は、カウンタ１１ａ，１１ｂ，
Ｄ型フリップ・フロップ（以下、ＤＦ・Ｆという）１１
ｃ，インバーター１１ｄとから構成されている。カウン
タ１１ａには２ＭＨｚのクロックが入力され、リセット
入力端Ｒｅｓｅｔには、位相比較器１の出力端ＰＯから
の出力が供給されている。出力端Ｑ５からは、６４ＫＨ
ｚの出力信号がカウンタ１１ｂのリセット入力端Ｒｅｓ
ｅｔ、及び、ＤＦ・Ｆ１１ｃのクロック端子に入力され
ている。
Ｄ型フリップ・フロップ（以下、ＤＦ・Ｆという）１１
ｃ，インバーター１１ｄとから構成されている。カウン
タ１１ａには２ＭＨｚのクロックが入力され、リセット
入力端Ｒｅｓｅｔには、位相比較器１の出力端ＰＯから
の出力が供給されている。出力端Ｑ５からは、６４ＫＨ
ｚの出力信号がカウンタ１１ｂのリセット入力端Ｒｅｓ
ｅｔ、及び、ＤＦ・Ｆ１１ｃのクロック端子に入力され
ている。
【００１５】カウンタ１１ｂの入力端には、８ＫＨｚの
クロック７が入力されている。カウンタ１１ｂの出力端
Ｑ４から０．５Ｈｚの出力がインバーター１１ｄを通し
て、ＤＦ・Ｆ１１ｃのプリセット入力端ＰＲに入力され
ている。ＤＦ・Ｆ１１ｃのＤ端子はアースされ、クリア
端子ＣＬは電源に接続されている。このＤＦ・Ｆ１１の
出力端Ｑからの出力により、アナログスイッチの遮断部
１０の遮断制御を行う。
クロック７が入力されている。カウンタ１１ｂの出力端
Ｑ４から０．５Ｈｚの出力がインバーター１１ｄを通し
て、ＤＦ・Ｆ１１ｃのプリセット入力端ＰＲに入力され
ている。ＤＦ・Ｆ１１ｃのＤ端子はアースされ、クリア
端子ＣＬは電源に接続されている。このＤＦ・Ｆ１１の
出力端Ｑからの出力により、アナログスイッチの遮断部
１０の遮断制御を行う。
【００１６】次に、上記実施例の動作について説明す
る。位相比較器１は６４ＫＨｚの基準クロック２の位相
と、６４ＫＨｚの通話路系クロック３の位相を比較して
いる。この比較の結果、基準クロック２と通話路系クロ
ック３との位相がずれている間は、位相比較器１の出力
端ＰＯから出力される信号はローレベルである。このロ
ーレベルの信号すなわちリセット信号によりカウンタ１
１ａがリセットされ、次のリセット信号が与えられるま
で、２ＭＨｚのクロック１２を入力してカウントする。
る。位相比較器１は６４ＫＨｚの基準クロック２の位相
と、６４ＫＨｚの通話路系クロック３の位相を比較して
いる。この比較の結果、基準クロック２と通話路系クロ
ック３との位相がずれている間は、位相比較器１の出力
端ＰＯから出力される信号はローレベルである。このロ
ーレベルの信号すなわちリセット信号によりカウンタ１
１ａがリセットされ、次のリセット信号が与えられるま
で、２ＭＨｚのクロック１２を入力してカウントする。
【００１７】通常は位相ずれの期間が短いので、リセッ
ト信号の時間間隔が小さく、したがってカウント値が小
さいために、カウンタ１１ａの出力端Ｑ５の出力はロー
レベルになっている。ところが、位相ずれの期間が長
く、すなわち比較結果が異常（７．８μ秒以上ローレベ
ルの場合は、クロックスリップである）を検出すると、
カウンタ１１ａの出力端Ｑ５がハイレベルに立ち上が
り、その出力がＤＦ・Ｆ１１ｃに送出され、ＤＦ・Ｆ１
１ｃの出力端Ｑの出力がローレベルとなる。このため、
アナログスイッチによる遮断部１０が遮断される。
ト信号の時間間隔が小さく、したがってカウント値が小
さいために、カウンタ１１ａの出力端Ｑ５の出力はロー
レベルになっている。ところが、位相ずれの期間が長
く、すなわち比較結果が異常（７．８μ秒以上ローレベ
ルの場合は、クロックスリップである）を検出すると、
カウンタ１１ａの出力端Ｑ５がハイレベルに立ち上が
り、その出力がＤＦ・Ｆ１１ｃに送出され、ＤＦ・Ｆ１
１ｃの出力端Ｑの出力がローレベルとなる。このため、
アナログスイッチによる遮断部１０が遮断される。
【００１８】したがって、フィルタ部４の電荷がフリー
ラン発生直前のまま保持されることになる。このように
して、ＶＣＸＯ５の入力電圧Ｖｃがフリーラン発生の直
前の値が保たれる。
ラン発生直前のまま保持されることになる。このように
して、ＶＣＸＯ５の入力電圧Ｖｃがフリーラン発生の直
前の値が保たれる。
【００１９】また、カウンタ１１ｂはカウンタ１１ａの
出力端Ｑ５の出力がローレベルのときにリセットされ、
８ＫＨｚのクロックのカウントを行い、正常同期状態が
２秒以上継続したときには、カウンタ１１ｂの出力端Ｑ
４から０．５ＫＨｚの出力信号が出力され、この出力信
号はインバータ１１ｄを通して、ＤＦ・Ｆ１１ｃのプリ
セット入力端ＰＲに加えられる。これにより、ＤＦ・Ｆ
１１ｃの出力端Ｑがプリセットされ、ＤＦ・Ｆ１１ｃの
出力によりアナログスイッチによる遮断部１０がオンと
なり、フリーラン状態を解除する。
出力端Ｑ５の出力がローレベルのときにリセットされ、
８ＫＨｚのクロックのカウントを行い、正常同期状態が
２秒以上継続したときには、カウンタ１１ｂの出力端Ｑ
４から０．５ＫＨｚの出力信号が出力され、この出力信
号はインバータ１１ｄを通して、ＤＦ・Ｆ１１ｃのプリ
セット入力端ＰＲに加えられる。これにより、ＤＦ・Ｆ
１１ｃの出力端Ｑがプリセットされ、ＤＦ・Ｆ１１ｃの
出力によりアナログスイッチによる遮断部１０がオンと
なり、フリーラン状態を解除する。
【００２０】
【発明の効果】本発明は上記実施例より明らかなよう
に、位相比較器により基準クロックと通話路系クロック
の位相差を比較し、その両者間に位相のずれが生じる
と、制御部により遮断部の遮断制御を行い、位相比較器
とフィルタ部間を遮断するようにしているため、この遮
断時に外部の雑音を遮断しＶＣＸＯ自走周波数がその直
前の周波数を維持するという効果を有するとともに、フ
リーラン発生時にデータエラーが最小に抑えられるとい
う効果を有する。
に、位相比較器により基準クロックと通話路系クロック
の位相差を比較し、その両者間に位相のずれが生じる
と、制御部により遮断部の遮断制御を行い、位相比較器
とフィルタ部間を遮断するようにしているため、この遮
断時に外部の雑音を遮断しＶＣＸＯ自走周波数がその直
前の周波数を維持するという効果を有するとともに、フ
リーラン発生時にデータエラーが最小に抑えられるとい
う効果を有する。
【図１】本発明の実施例におけるＰＬＬ装置の概略ブロ
ック図
ック図
【図２】図１に示す装置の制御部を主体とする部分の具
体的構成を示すブロック図
体的構成を示すブロック図
【図３】従来のＰＬＬ装置の概略ブロック図
１ 位相比較器 ２ フィルタ部 ５ 電圧制御発振器 ８ 分周部 １０ 遮断部 １１ 制御部
Claims (1)
- 【請求項１】 基準クロックと通話路系クロックとの位
相差を測定する位相比較器と、この位相比較器の出力信
号のうちの所定周波帯域の出力信号を出力するフィルタ
部と、このフィルタ部からの上記出力信号の電圧に応じ
た周波数の信号を出力する電圧制御発振器と、この電圧
制御発振器からの出力信号の周波数を分周して上記位相
比較器に供給する上記通話路系クロックを生成する分周
器とを有するループ回路の上記位相比較器と上記フィル
タ部間に介挿され遮断指令信号を受けたとき上記ループ
回路を遮断する遮断手段と、上記位相比較器の上記位相
差の測定結果が所定期間以上になると遮断指令信号を発
生して上記遮断手段に与えて遮断制御を行う制御部とを
備えたＰＬＬ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4026445A JPH05227022A (ja) | 1992-02-13 | 1992-02-13 | Ｐｌｌ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4026445A JPH05227022A (ja) | 1992-02-13 | 1992-02-13 | Ｐｌｌ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05227022A true JPH05227022A (ja) | 1993-09-03 |
Family
ID=12193709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4026445A Pending JPH05227022A (ja) | 1992-02-13 | 1992-02-13 | Ｐｌｌ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05227022A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189638A (ja) * | 2006-01-16 | 2007-07-26 | Nec Corp | 位相同期回路 |
| JP2012165187A (ja) * | 2011-02-07 | 2012-08-30 | Fujitsu Telecom Networks Ltd | Ｐｌｌ回路 |
-
1992
- 1992-02-13 JP JP4026445A patent/JPH05227022A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189638A (ja) * | 2006-01-16 | 2007-07-26 | Nec Corp | 位相同期回路 |
| JP4654919B2 (ja) * | 2006-01-16 | 2011-03-23 | 日本電気株式会社 | 位相同期回路 |
| JP2012165187A (ja) * | 2011-02-07 | 2012-08-30 | Fujitsu Telecom Networks Ltd | Ｐｌｌ回路 |
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