JPS6074728A - Ｐｌｌシンセサイザ回路のチャネル設定方式 - Google Patents
Ｐｌｌシンセサイザ回路のチャネル設定方式Info
- Publication number
- JPS6074728A JPS6074728A JP58180123A JP18012383A JPS6074728A JP S6074728 A JPS6074728 A JP S6074728A JP 58180123 A JP58180123 A JP 58180123A JP 18012383 A JP18012383 A JP 18012383A JP S6074728 A JPS6074728 A JP S6074728A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- circuit
- flip
- output
- microprocessor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
- H03J5/0281—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer the digital values being held in an auxiliary non erasable memory
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はプログラマブル分周器を有するＰＬＬシンセ
サイザ回路のチャネル設定方式に関する。
サイザ回路のチャネル設定方式に関する。
〔発明の技術的背景およびその問題点〕多チャネル切換
可能な自動車電話などの活線機−ｃｒｒｚ、通ｘフェー
ズ・ｐツクド・ループ・シンセサイザ回路ｃ以下単［Ｐ
ＬＬという］が用いられており、第１図に従来のこの種
の装置の構成を示す。
可能な自動車電話などの活線機−ｃｒｒｚ、通ｘフェー
ズ・ｐツクド・ループ・シンセサイザ回路ｃ以下単［Ｐ
ＬＬという］が用いられており、第１図に従来のこの種
の装置の構成を示す。
第１図において％ １はＣＰＵ２、ＲＡＭ３、ＲＯＭ４
および入出力ボート５から成る周知構成のマイクロプロ
セッサであり、１０は電圧制御発振器（ＶＣＯ）１１％
プログラマブル分局器１２、位相比較器１３、基準発
振器１４およびループフィルタ１５から成るＰＬＬであ
る。
および入出力ボート５から成る周知構成のマイクロプロ
セッサであり、１０は電圧制御発振器（ＶＣＯ）１１％
プログラマブル分局器１２、位相比較器１３、基準発
振器１４およびループフィルタ１５から成るＰＬＬであ
る。
マイクロプロセッサ１の演算によって、多チヤネル中の
所定１チヤネルが選択され、該所定チャネルに対応した
周波数の出力を得ることができる分局数が設定される。
所定１チヤネルが選択され、該所定チャネルに対応した
周波数の出力を得ることができる分局数が設定される。
マイクロプロセッサ１は該設定した分周数に対応した分
局数情報を入出力ポート５を介してＰ Ｌ Ｌ １０の
プログラマブル分局器１２に出力する。プログラマブル
分周器１２はラッチ機能を有しており、上記入力された
分局数情報を記憶し、該記憶した分局数で分局動作を行
なう。位相比較器ｌ３Ｆｉプログラマブル分周器１２の
分周出力と基準発振器１４から出力される基準信号との
周波数ならびに位相を比較し、その誤差に比例した平均
直流電圧を発生する。この誤差電圧はループフィルタ１
５を通ってＶＣＯＩＩＫ加えられ、Ｖ（１：０１ｌｄ該
誤差な低減する方向にｖｃｏｎの周波数を変化させてこ
れをプログラマブル分周器１２に出力する。
局数情報を入出力ポート５を介してＰ Ｌ Ｌ １０の
プログラマブル分局器１２に出力する。プログラマブル
分周器１２はラッチ機能を有しており、上記入力された
分局数情報を記憶し、該記憶した分局数で分局動作を行
なう。位相比較器ｌ３Ｆｉプログラマブル分周器１２の
分周出力と基準発振器１４から出力される基準信号との
周波数ならびに位相を比較し、その誤差に比例した平均
直流電圧を発生する。この誤差電圧はループフィルタ１
５を通ってＶＣＯＩＩＫ加えられ、Ｖ（１：０１ｌｄ該
誤差な低減する方向にｖｃｏｎの周波数を変化させてこ
れをプログラマブル分周器１２に出力する。
ところで、この種のＰＬＬシンセサイザ回路においては
、チャネル切替えの際などの分周数設定時に電源ノイズ
などの外乱の影響によって誤った分局数に設定されてし
まうことがあったが、従来の回路で４これを検出する手
段をもったものはなかった。
、チャネル切替えの際などの分周数設定時に電源ノイズ
などの外乱の影響によって誤った分局数に設定されてし
まうことがあったが、従来の回路で４これを検出する手
段をもったものはなかった。
そこで、こ３を防止するため従来は、マイクロプロセッ
サ１からプログラマブル分周器１２に対し、上記分局数
情報を所定時間（数１０ミリ秒〜数秒ンおきＫｆｉ返し
再出力する謂ゆるりフレッシェ動作を行なうようにして
いた。
サ１からプログラマブル分周器１２に対し、上記分局数
情報を所定時間（数１０ミリ秒〜数秒ンおきＫｆｉ返し
再出力する謂ゆるりフレッシェ動作を行なうようにして
いた。
第２図は上記従来のりフレッシェ動作の具体例を示すタ
イムチャートであり、（ａ）はマイクロプロセッサ１か
ら出力される分局ａ情報、（ｂ）は外乱、（Ｃ）はＰＬ
Ｌシンセサイザ回ｌＮ１１０のチャネル状態を示してい
る。なお、第２図においては、マイクロプロセッサｌＦ
ｉ時刻ｔ、ｌｃおいて、ＰＬ Ｌ １０のチャネルなＡ
チャネルからＢチャネルに切替えるために、これに対応
した分局数情１を出力しているとする（第２図（ａ）参
照）。分周数情＠け所定時間Ｔおきにプログラマブル分
周器１２に入力されてリフレッシエ動作が行なわれてい
るが、この第２図では時刻ｔ、のチャネル切替え時にお
いて、外乱が混入し２、プログラマブル分周器１２に誤
った分局数が設定され、この結果Ｐ Ｌ Ｌ １０の出
力チャネルは所禦のＢチャネルではなく誤ったＣチャネ
ルに移行したことを示している。すなわちこの場合、少
なくとも次のりフレッシュが行表われる時刻ｔ、までは
、ＰＬＬｌ０＃ｉ誤ったＣチャネルで動作することにな
る。
イムチャートであり、（ａ）はマイクロプロセッサ１か
ら出力される分局ａ情報、（ｂ）は外乱、（Ｃ）はＰＬ
Ｌシンセサイザ回ｌＮ１１０のチャネル状態を示してい
る。なお、第２図においては、マイクロプロセッサｌＦ
ｉ時刻ｔ、ｌｃおいて、ＰＬ Ｌ １０のチャネルなＡ
チャネルからＢチャネルに切替えるために、これに対応
した分局数情１を出力しているとする（第２図（ａ）参
照）。分周数情＠け所定時間Ｔおきにプログラマブル分
周器１２に入力されてリフレッシエ動作が行なわれてい
るが、この第２図では時刻ｔ、のチャネル切替え時にお
いて、外乱が混入し２、プログラマブル分周器１２に誤
った分局数が設定され、この結果Ｐ Ｌ Ｌ １０の出
力チャネルは所禦のＢチャネルではなく誤ったＣチャネ
ルに移行したことを示している。すなわちこの場合、少
なくとも次のりフレッシュが行表われる時刻ｔ、までは
、ＰＬＬｌ０＃ｉ誤ったＣチャネルで動作することにな
る。
このように、上述した従来方式によれば、リフレッシュ
間隔Ｔの時間が長い場合ＶＣはプログラマブル分局器に
記憶した分局数情報が誤って論る時間が長くなり、その
間正常な通信動作ｔなし得ないばかりでなく、他のチャ
ネルの通信に妨害を与える可能性が大きくなるという不
都合があった。また、上記不都合に対処するには、リフ
レッシエ間隔Ｔを短かくすればよいが、これに伴ない該
リフレッシュのためのデータ信号の周波数が高くなり、
その結果該データ信号が音声周波（ＡＦ）回路、中間周
波（ＩＦ１回路あるいは高周波（ＲＦ）回路の１ｎ号に
混入し、Ｓ／Ｎ 比を劣化させる可能性が増大する。
間隔Ｔの時間が長い場合ＶＣはプログラマブル分局器に
記憶した分局数情報が誤って論る時間が長くなり、その
間正常な通信動作ｔなし得ないばかりでなく、他のチャ
ネルの通信に妨害を与える可能性が大きくなるという不
都合があった。また、上記不都合に対処するには、リフ
レッシエ間隔Ｔを短かくすればよいが、これに伴ない該
リフレッシュのためのデータ信号の周波数が高くなり、
その結果該データ信号が音声周波（ＡＦ）回路、中間周
波（ＩＦ１回路あるいは高周波（ＲＦ）回路の１ｎ号に
混入し、Ｓ／Ｎ 比を劣化させる可能性が増大する。
この発明は上記欠点を除去し、チャネル切替えの際、確
実に所定のチャネルに切替えることができるＰＬＬシン
セサイザ回路のチャネル設定方式を提供することを目的
とする。
実に所定のチャネルに切替えることができるＰＬＬシン
セサイザ回路のチャネル設定方式を提供することを目的
とする。
この発明では、ＰＬＬシンセサイザ回路の同期はずれを
検出する同期はずれ検出回路と、該同期はずれ検出回路
の検出出力によってセットされ該セットされると所定時
間後に前記マイクロプロセッサの出力信号によってリセ
ツトされるフリップフロ７１回路とを具え、チャネル切
替えの際、マイクロプロセッサは切薯えチャネルに対応
した分周数情報をプログラマブル分周器に出力した後、
所定時間をおいで前記フリップフロップ回路の出力を検
索し、前記フリップフロップ回路がセットされている場
合にのみ、前記切替えチャネルに対応［７た分固敗清ｆ
１を前Ｈ己プログラマブル分固器に再出力する動作を前
記フリップフロップ回路がセットされなくなるまで繰返
すようにして上記目的を達成している。
検出する同期はずれ検出回路と、該同期はずれ検出回路
の検出出力によってセットされ該セットされると所定時
間後に前記マイクロプロセッサの出力信号によってリセ
ツトされるフリップフロ７１回路とを具え、チャネル切
替えの際、マイクロプロセッサは切薯えチャネルに対応
した分周数情報をプログラマブル分周器に出力した後、
所定時間をおいで前記フリップフロップ回路の出力を検
索し、前記フリップフロップ回路がセットされている場
合にのみ、前記切替えチャネルに対応［７た分固敗清ｆ
１を前Ｈ己プログラマブル分固器に再出力する動作を前
記フリップフロップ回路がセットされなくなるまで繰返
すようにして上記目的を達成している。
以下、この発明を添付図面に示す実施例にしたがって詳
、ｔｌｌＮｃ説明する。
、ｔｌｌＮｃ説明する。
第３図はこの発明の実施例を示すものであり１先の第１
図に示したものと同じ構成要素については同一符号を付
しており、それらの説明は省略する。
図に示したものと同じ構成要素については同一符号を付
しており、それらの説明は省略する。
すなわち、本実施例においては位相比較器１３の出力に
基づきチャネルの切替すな確実に検出するロックＦＪす
れ検出回路銀と、Ｖロックはずれ検出回路銀の検出出力
によってセットされマイクロプロセッサ１の出力信号に
よってリセットされるフリップフロップ回路刃とをＰＬ
Ｌｌ０内に設け、該フリフグフロップ回路刃の出力をマ
イクロプロセッサＩＶｃ入力するようにしている。
基づきチャネルの切替すな確実に検出するロックＦＪす
れ検出回路銀と、Ｖロックはずれ検出回路銀の検出出力
によってセットされマイクロプロセッサ１の出力信号に
よってリセットされるフリップフロップ回路刃とをＰＬ
Ｌｌ０内に設け、該フリフグフロップ回路刃の出力をマ
イクロプロセッサＩＶｃ入力するようにしている。
次にマイクロプロセッサｌの制御動作例を第４図に示す
フローチャートにしたがって説明する。
フローチャートにしたがって説明する。
マイクロプロセッサ１がチャネル切替え（ＰＬＬＩＯが
ロックしている周波数を別の周波数に切替えること３１
に必要と認めた場合、ＣＰＵ２の制御のもとに入出力ボ
ート５を介して前記チャネル切替え用の分局数情報をプ
ログラフプル分周器１２に出力する。その後、所定時間
（例えば２０ｍ８程度）をおいた後、フリッグフ四ツブ
回路加の出力な検索する。そしてフリップフロップ回路
（９）がセクトされている場合、前記チャネル切替え用
の分局数ＩＷ報をプログラマブル分局器１２に再出力し
、かつフリップフロップ回路３０をリセットする。この
動作をフリップフロップ回路（９）がセクトされなくな
るまで繰返す。
ロックしている周波数を別の周波数に切替えること３１
に必要と認めた場合、ＣＰＵ２の制御のもとに入出力ボ
ート５を介して前記チャネル切替え用の分局数情報をプ
ログラフプル分周器１２に出力する。その後、所定時間
（例えば２０ｍ８程度）をおいた後、フリッグフ四ツブ
回路加の出力な検索する。そしてフリップフロップ回路
（９）がセクトされている場合、前記チャネル切替え用
の分局数ＩＷ報をプログラマブル分局器１２に再出力し
、かつフリップフロップ回路３０をリセットする。この
動作をフリップフロップ回路（９）がセクトされなくな
るまで繰返す。
ところで、上記所定時間はチャネル１７Ｊ替え時の帯域
移動時間を考慮し、少なくとも該帯域移動時間をカバー
できる時間であるほうが望しい。
移動時間を考慮し、少なくとも該帯域移動時間をカバー
できる時間であるほうが望しい。
なぜならば、帯域移動中は前記フリップフロラフ回路（
至）は当然セット状態であるＴ二め、この時間を経過し
た後、フリップフロップ回路刃を検索したほうが、前記
分局数情軸の高周波化につながらず、Ｓ／Ｎ比の劣化を
防止することができるためである。
至）は当然セット状態であるＴ二め、この時間を経過し
た後、フリップフロップ回路刃を検索したほうが、前記
分局数情軸の高周波化につながらず、Ｓ／Ｎ比の劣化を
防止することができるためである。
次ｌＣ第５図に示したタイムチャートに従って、上記実
施例の全体的動作を具体的に説明する。
施例の全体的動作を具体的に説明する。
なお、第５図中、（ａ〕はマイクロプロセッサｌから出
力される分局数情報、（ｂ）はロックはずれ検出回路銀
の検出出力、（Ｃ）はフリップフロップ回路Ｉの出力、
（山はマイク四）”ロセッサ１からフリップフロップ回
路３０に加えられるリセット信号、（ｅ）は外乱、（ｆ
）はＰ Ｌ Ｌ １０のチャネル状態を示しており、こ
の場合、マイクロプロセッサ１は時刻ｔ１においてＰＬ
Ｌｌ０のチャネルなＡチャネルからＢチャネルに切替え
るためＷＣＢチャネルに対応した分局数情報をプログラ
マブル分周器１２に出力しているとする。
力される分局数情報、（ｂ）はロックはずれ検出回路銀
の検出出力、（Ｃ）はフリップフロップ回路Ｉの出力、
（山はマイク四）”ロセッサ１からフリップフロップ回
路３０に加えられるリセット信号、（ｅ）は外乱、（ｆ
）はＰ Ｌ Ｌ １０のチャネル状態を示しており、こ
の場合、マイクロプロセッサ１は時刻ｔ１においてＰＬ
Ｌｌ０のチャネルなＡチャネルからＢチャネルに切替え
るためＷＣＢチャネルに対応した分局数情報をプログラ
マブル分周器１２に出力しているとする。
マイクロプロセッサ１が時刻ｔ、 ＩＣおいてＢチャネ
ルに対応しＬ分局数情報を出力すると、正常な切替え（
この場合Ａチャネル→Ｂチャネル）が行なわｉ″した場
合においてもロックはずれ検出口Ｗ＆２０は当然束なく
とも１回は同期はずれを検出するために、フリップフロ
ップ回路３０はセットされる。マイクロプロセッサｌは
上記Ｂチャネルの分周波情報を出力した後、前記２０ｍ
５程の所定時間か経過すると、フリップフロップ回路（
至）の出力を入出カポ−）５１１ｒ：介してチェックす
る。この１［Ｉｌｌのチェックの際、フリップフロップ
回路（９）は必然的にセットされているので、マイクロ
プロセッサｌは該フリップフロック回路３０ヲリセツト
した後、再びＢチャネルの分局数情報をプログラマブル
分周器１２に出力する。この際、最初に設定されたＢチ
ャネルの分局Ｋｊｔ情報がプログラマブル分周器１２に
正しくラッチされているならば、ロックはずれ検出回路
囚の検出出力は出力されず、７リツププロップ回路（資
）もセットされない。マイクロプロセッサ１は次のチャ
ネル切替えを必要と認めるまではフリップフロップ回路
Ｉがセットされない限り分周数情報を再出力するリフレ
ッシュ動作を実行しない。したがって、正常なチャネル
切替えが行なわｎた場合、マイクロプロセッサｌがら１
１」力される分局数情報は２回のみである。
ルに対応しＬ分局数情報を出力すると、正常な切替え（
この場合Ａチャネル→Ｂチャネル）が行なわｉ″した場
合においてもロックはずれ検出口Ｗ＆２０は当然束なく
とも１回は同期はずれを検出するために、フリップフロ
ップ回路３０はセットされる。マイクロプロセッサｌは
上記Ｂチャネルの分周波情報を出力した後、前記２０ｍ
５程の所定時間か経過すると、フリップフロップ回路（
至）の出力を入出カポ−）５１１ｒ：介してチェックす
る。この１［Ｉｌｌのチェックの際、フリップフロップ
回路（９）は必然的にセットされているので、マイクロ
プロセッサｌは該フリップフロック回路３０ヲリセツト
した後、再びＢチャネルの分局数情報をプログラマブル
分周器１２に出力する。この際、最初に設定されたＢチ
ャネルの分局Ｋｊｔ情報がプログラマブル分周器１２に
正しくラッチされているならば、ロックはずれ検出回路
囚の検出出力は出力されず、７リツププロップ回路（資
）もセットされない。マイクロプロセッサ１は次のチャ
ネル切替えを必要と認めるまではフリップフロップ回路
Ｉがセットされない限り分周数情報を再出力するリフレ
ッシュ動作を実行しない。したがって、正常なチャネル
切替えが行なわｎた場合、マイクロプロセッサｌがら１
１」力される分局数情報は２回のみである。
しかしチャネル切替え時に入力されに分周数（この場合
はＢチャネル）がノイズなどの外乱によって誤りｔ：分
局数にラッチされた場合、ＰＬ Ｌ １０ Ｖ１所望外
のチャネル（第５図においてけＣチャネル）Ｋ移行して
ロックされることになる。時刻ｔｊＩＣおいて、ロック
はずｎ検出回路２０はこのロックはずれを検出し、該検
出出力をフリップフロップ回路間に出力する。これによ
り１ フリップフロング回路３０Ｆｉセットされる。
はＢチャネル）がノイズなどの外乱によって誤りｔ：分
局数にラッチされた場合、ＰＬ Ｌ １０ Ｖ１所望外
のチャネル（第５図においてけＣチャネル）Ｋ移行して
ロックされることになる。時刻ｔｊＩＣおいて、ロック
はずｎ検出回路２０はこのロックはずれを検出し、該検
出出力をフリップフロップ回路間に出力する。これによ
り１ フリップフロング回路３０Ｆｉセットされる。
マイクロプロセッサｌは前記同様Ｋ１回目のＢチャネル
の分周数清報を出力した後、所定時間が経過すると、７
９７１７０２１回路（９）の出力を入出力ボート５を介
してチェックする。この１度目のチェックの際、フリッ
プフロップ回路間は必然的にセットされているので、マ
イクロプロセッサｌは該フリップフロップ回路加をリセ
ットした後、再びＢチャネルの分局数情報をプログラマ
ブル分周器１２Ｖｃ出力する。しかし、この場合は最初
に設定されたＢチャネルの分局数（Ｗ＠がプログラマブ
ル分周器１２に誤ってラッチされているため［（Ｃチャ
ネルに対応した分局数にラッチされている）、ロックは
ずれ検出回路２０は時刻ｔ４ＶＣおいて、再び検出出力
をフリップフロップ回路３０１Ｃ出力し、これによりフ
リップフロップ回路３０はセットされる。マイクロプロ
セッサｌは前記同様所定時間経過後にフリツブフロ２１
回路間の出力をチェックする。
の分周数清報を出力した後、所定時間が経過すると、７
９７１７０２１回路（９）の出力を入出力ボート５を介
してチェックする。この１度目のチェックの際、フリッ
プフロップ回路間は必然的にセットされているので、マ
イクロプロセッサｌは該フリップフロップ回路加をリセ
ットした後、再びＢチャネルの分局数情報をプログラマ
ブル分周器１２Ｖｃ出力する。しかし、この場合は最初
に設定されたＢチャネルの分局数（Ｗ＠がプログラマブ
ル分周器１２に誤ってラッチされているため［（Ｃチャ
ネルに対応した分局数にラッチされている）、ロックは
ずれ検出回路２０は時刻ｔ４ＶＣおいて、再び検出出力
をフリップフロップ回路３０１Ｃ出力し、これによりフ
リップフロップ回路３０はセットされる。マイクロプロ
セッサｌは前記同様所定時間経過後にフリツブフロ２１
回路間の出力をチェックする。
そして、フリッグフロクグ回路３００２度目のセットを
検出し、これによりマイクロプロセッサ１は該フリップ
フロッグ回路３０？Ｉｌ−リセットした後、再び３回目
のＢチャネルの分局数ＩＷ報をプログラマブル分周器１
２に出力する。Ｃの場合は、前記２度目のチャネル設定
によりプログラマブル分周器１２は正常に設定されてい
るために、ロックはずれ検出回路間の検出出力は出力さ
れない。マイクロプロセッサｌは時刻ｔｇＶｃおいて３
回目の分局数情＠を出力した後、前記所定時間が経過す
ると、フリップフロップ回路３０の出力をチェックする
が、この場合フリップフロッグ回路（９）はセットされ
ていないために、これ以後チャネル設定のためのリフレ
ッシュ動作を停止する。この場合は３度のリフレッシュ
動作のみで終了したが、マイクロプロセッサｌｉｄフリ
ップフロック回路力がセットされなくなるまで上記動作
を繰返す。
検出し、これによりマイクロプロセッサ１は該フリップ
フロッグ回路３０？Ｉｌ−リセットした後、再び３回目
のＢチャネルの分局数ＩＷ報をプログラマブル分周器１
２に出力する。Ｃの場合は、前記２度目のチャネル設定
によりプログラマブル分周器１２は正常に設定されてい
るために、ロックはずれ検出回路間の検出出力は出力さ
れない。マイクロプロセッサｌは時刻ｔｇＶｃおいて３
回目の分局数情＠を出力した後、前記所定時間が経過す
ると、フリップフロップ回路３０の出力をチェックする
が、この場合フリップフロッグ回路（９）はセットされ
ていないために、これ以後チャネル設定のためのリフレ
ッシュ動作を停止する。この場合は３度のリフレッシュ
動作のみで終了したが、マイクロプロセッサｌｉｄフリ
ップフロック回路力がセットされなくなるまで上記動作
を繰返す。
このように、本実砲例によればチャネル切替を必要とす
るときのみに、チャネルが正しく設定されるまでチャネ
ル設定動作を繰返し行なうために、ノイズなどの外乱に
よってチャネルが誤って設定された場合においても極め
て短時間にかつ自動的に正しいチャネルに復帰すること
ができる。すなわち、本発明はチャネル設定の１日 ）
Ｉ Ｉｆ ｆ 勅輪台−嘘−食キー−ふト ｚ、？ ＾
ｆ １ ナー ｒ μ φ）ムー確実に所望のチャネ
ルに設定することができる。
るときのみに、チャネルが正しく設定されるまでチャネ
ル設定動作を繰返し行なうために、ノイズなどの外乱に
よってチャネルが誤って設定された場合においても極め
て短時間にかつ自動的に正しいチャネルに復帰すること
ができる。すなわち、本発明はチャネル設定の１日 ）
Ｉ Ｉｆ ｆ 勅輪台−嘘−食キー−ふト ｚ、？ ＾
ｆ １ ナー ｒ μ φ）ムー確実に所望のチャネ
ルに設定することができる。
以上説明したように、この発明にがかるＰＬＬシンセサ
イザ回路のチャネル設定方式によれば、 （］） チャネル切替えの際に所望のチャネルを確実か
つ敏速に自動設定することができる。
イザ回路のチャネル設定方式によれば、 （］） チャネル切替えの際に所望のチャネルを確実か
つ敏速に自動設定することができる。
（２）正常な通信動作を長期間容易に確保することがで
きる。
きる。
（３）他チャネルに対する妨害を制御することができる
。
。
（４１Ｓ／Ｎ比の劣化を防止することができる。
等々の優れた効果を奏する。
第１因は従来装置の構成を示すブロック図１第２図は従
来のリフレッシュ動作を示すタイムチャート・第３−は
この発明を実施するための構成例を示すブロック自、第
４因は第３図に示した実施例におけるマイクロプロセッ
サの制御動作例を示すフローチャート、第５図は第３図
に示した実ｆＸＱ例栴成の全体的動作例を示すタイムチ
ャートである。 １・・・マイクロプロセッサ、２・・・ＣＰＵ。 ３・・・ＲＡＭ、４・・・ＲＯＭ、 ５・・・入出力ボ
ート、１０・・・ＰＬＬシンセザイザ回路、１１・・・
ＶＣＯ１１２・・・プログラマブル分周器、１３・・・
位相比較器、１４・・・基準発振器、１５・・・ループ
フィルタ、 加・・・ロックはずれ検出回路、３０・・
・フリップフロップ回路。 代理人弁理士 則近憲佑（ｔａシカ−名）第３図 第５図 （ｄ） ！ 号 ） ｔｉ ｔ４ ｔ５ 第４図
来のリフレッシュ動作を示すタイムチャート・第３−は
この発明を実施するための構成例を示すブロック自、第
４因は第３図に示した実施例におけるマイクロプロセッ
サの制御動作例を示すフローチャート、第５図は第３図
に示した実ｆＸＱ例栴成の全体的動作例を示すタイムチ
ャートである。 １・・・マイクロプロセッサ、２・・・ＣＰＵ。 ３・・・ＲＡＭ、４・・・ＲＯＭ、 ５・・・入出力ボ
ート、１０・・・ＰＬＬシンセザイザ回路、１１・・・
ＶＣＯ１１２・・・プログラマブル分周器、１３・・・
位相比較器、１４・・・基準発振器、１５・・・ループ
フィルタ、 加・・・ロックはずれ検出回路、３０・・
・フリップフロップ回路。 代理人弁理士 則近憲佑（ｔａシカ−名）第３図 第５図 （ｄ） ！ 号 ） ｔｉ ｔ４ ｔ５ 第４図
Claims (1)
- マイクロプロセッサより入力さ几た分周数情報を記憶し
該記憶した分局数に基づく分局動作を行なうプログラマ
ブル分周器を有するＰＬＬシンセサイザ回路のチャネル
設定方式ニおいて、前記Ｐ Ｌ Ｌシンセサイザ回路の
同期はずれを検出する同期はずれ検出回路と、該同期は
ずれ検出回路の検出出力によってセットされ、該セクト
されると所定時間後に前記マイクロフロセッサの出力信
号によってリセットされるフＩＪツブフロップ回路とを
具え、チャネル切替えの際、前記マイクロプロセッサは
切替えチャネルに対応した分局数情報な前記プログラマ
ブル分局６に出力した後、所定時間をおいて前記フリッ
プフロッグ回路の出力を検索し、前記フリップフロップ
回路がセットされている場合にのみ、前記切替えチャネ
ルに対応した分局数情報を前記プログラマブル分周器に
再出力する動作を前記フリップフロッグ回路がセットさ
れなくなるまで繰返すようにしたことを特徴とするＰＬ
Ｌシンセサイザ回路のチャネル設定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180123A JPS6074728A (ja) | 1983-09-30 | 1983-09-30 | Ｐｌｌシンセサイザ回路のチャネル設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58180123A JPS6074728A (ja) | 1983-09-30 | 1983-09-30 | Ｐｌｌシンセサイザ回路のチャネル設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074728A true JPS6074728A (ja) | 1985-04-27 |
Family
ID=16077818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180123A Pending JPS6074728A (ja) | 1983-09-30 | 1983-09-30 | Ｐｌｌシンセサイザ回路のチャネル設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074728A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105227U (ja) * | 1987-12-29 | 1989-07-14 | ||
| JPH03297223A (ja) * | 1990-04-16 | 1991-12-27 | Matsushita Electric Ind Co Ltd | 周波数発生装置 |
-
1983
- 1983-09-30 JP JP58180123A patent/JPS6074728A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105227U (ja) * | 1987-12-29 | 1989-07-14 | ||
| JPH03297223A (ja) * | 1990-04-16 | 1991-12-27 | Matsushita Electric Ind Co Ltd | 周波数発生装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2127485C1 (ru) | Схема и способ фазовой синхронизации для системы фазовой автоподстройки частоты | |
| EP0004702B1 (en) | Simulcast transmission system having phase-locked remote transmitters | |
| US5534822A (en) | Parallel phase-locked loop oscillator circuits with average frequency calculation of input stage loop | |
| US4806878A (en) | Phase comparator lock detect circuit and a synthesizer using same | |
| US5748569A (en) | Apparatus and method for clock alignment and switching | |
| JPH06102964A (ja) | 情報処理システム | |
| CN101132247A (zh) | 一种实现主备时钟相位对齐的方法及其装置 | |
| JPS6074728A (ja) | Ｐｌｌシンセサイザ回路のチャネル設定方式 | |
| JPS6348928A (ja) | 網同期用クロツク制御方式 | |
| JPH04343525A (ja) | 周波数合成器を待機モードにする方法およびその装置 | |
| JPH033419A (ja) | 位相同期回路 | |
| JP2602421B2 (ja) | クロック受信分配システム | |
| US6999546B2 (en) | System and method for timing references for line interfaces | |
| JP2962255B2 (ja) | クロック系の冗長構成における位相制御方式 | |
| JP2000148281A (ja) | クロック選択回路 | |
| JPS60189326A (ja) | 位相同期回路 | |
| US6961399B2 (en) | Phase locked loop including control circuit for reducing lock-time | |
| KR100217157B1 (ko) | 홀드오버기능을 갖는 아날로그 위상동기루프회로 | |
| JP3034388B2 (ja) | 位相同期発振器 | |
| KR200248512Y1 (ko) | 복수의 위상동기회로간 클럭위상 동기화장치 | |
| JPS6072341A (ja) | Ｐｌｌシンセサイザ回路のチャネル設定方式 | |
| JPH0744450B2 (ja) | 位相同期回路 | |
| KR100328761B1 (ko) | 광통신 시스템의 시스템 클럭 유니트 스위칭 장치 | |
| JPH07273648A (ja) | Ｐｌｌ回路 | |
| JPH04291819A (ja) | 位相同期ループ回路及び基準信号選択回路 |