JPH05226999A - 低電力コンプリメンタリｍｏｓｆｅｔディジタル信号バッファ回路 - Google Patents
低電力コンプリメンタリｍｏｓｆｅｔディジタル信号バッファ回路Info
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- JPH05226999A JPH05226999A JP4275744A JP27574492A JPH05226999A JP H05226999 A JPH05226999 A JP H05226999A JP 4275744 A JP4275744 A JP 4275744A JP 27574492 A JP27574492 A JP 27574492A JP H05226999 A JPH05226999 A JP H05226999A
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Abstract
(57)【要約】 （修正有）
【目的】ＭＯＳＦＥＴディジタル信号バッファ回路１０
０の電力消費の最小化。 【構成】入力ディジタル信号１２２は、入力インバータ
１０２のＭＯＳＦＥＴ１０８のゲート１０８ｇを駆動
し、入力インバータ１０２のＭＯＳＦＥＴ１０６のゲー
ト１０６ｇを駆動する前に、ダイオード接続されたＭＯ
ＳＦＥＴ１１４へ通じ、バイアスされる。入力ディジタ
ル信号１２２とそのバイアスされた信号１２４とでゲー
ト１０６ｇ，１０８ｇを駆動することは、ＭＯＳＦＥＴ
１０６，１０８がターンオフした時、十分にターンオフ
し、電力の損失を最小にする。入力インバータ１０２か
ら出力された反転したディジタル信号１２６は出力イン
バータ１０４のＭＯＳＦＥＴ１１０，１１２のゲート１
１０ｇ，１１２ｇを駆動する。入力ディジタル信号１２
２は出力インバータ１０４のＭＯＳＦＥＴ１１２のソー
ス１１２ｓも駆動し、出力ディジタル信号１２８の遷移
時間を減少する。
０の電力消費の最小化。 【構成】入力ディジタル信号１２２は、入力インバータ
１０２のＭＯＳＦＥＴ１０８のゲート１０８ｇを駆動
し、入力インバータ１０２のＭＯＳＦＥＴ１０６のゲー
ト１０６ｇを駆動する前に、ダイオード接続されたＭＯ
ＳＦＥＴ１１４へ通じ、バイアスされる。入力ディジタ
ル信号１２２とそのバイアスされた信号１２４とでゲー
ト１０６ｇ，１０８ｇを駆動することは、ＭＯＳＦＥＴ
１０６，１０８がターンオフした時、十分にターンオフ
し、電力の損失を最小にする。入力インバータ１０２か
ら出力された反転したディジタル信号１２６は出力イン
バータ１０４のＭＯＳＦＥＴ１１０，１１２のゲート１
１０ｇ，１１２ｇを駆動する。入力ディジタル信号１２
２は出力インバータ１０４のＭＯＳＦＥＴ１１２のソー
ス１１２ｓも駆動し、出力ディジタル信号１２８の遷移
時間を減少する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号バッフ
ァ回路に係り、特に電力消費を最小にするためにコンプ
リメンタリ金属酸化膜半導体電界効果トランジスタ
（「ＭＯＳＦＥＴ」）を採用したディジタル信号バッフ
ァ回路に関する。
ァ回路に係り、特に電力消費を最小にするためにコンプ
リメンタリ金属酸化膜半導体電界効果トランジスタ
（「ＭＯＳＦＥＴ」）を採用したディジタル信号バッフ
ァ回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ディジ
タル信号バッファ回路は、信号又は回路の分離、インピ
ーダンス整合又はファンイン及びファンアウト特性の改
善のような目的に共通に用いられる。バッファ回路設計
の共通の型はインバータである。コンプリメンタリＭＯ
ＳＦＥＴを用いた従来のインバータ設計１０を図１に示
す。Ｐ型のＭＯＳＦＥＴ（「Ｐ−ＭＯＳＦＥＴ」）１２
及びＮ型のＭＯＳＦＥＴ（「Ｎ−ＭＯＳＦＥＴ」）１４
がトーテムポール構成で互いに接続され、そのゲート１
２ｇ、１４ｇ及びドレイン１２ｄ、１４ｄが、それぞれ
入力信号１６を受信し、バッファし、バッファされたコ
ンプリメンタリ出力信号１８を供給するように接続され
ている。
タル信号バッファ回路は、信号又は回路の分離、インピ
ーダンス整合又はファンイン及びファンアウト特性の改
善のような目的に共通に用いられる。バッファ回路設計
の共通の型はインバータである。コンプリメンタリＭＯ
ＳＦＥＴを用いた従来のインバータ設計１０を図１に示
す。Ｐ型のＭＯＳＦＥＴ（「Ｐ−ＭＯＳＦＥＴ」）１２
及びＮ型のＭＯＳＦＥＴ（「Ｎ−ＭＯＳＦＥＴ」）１４
がトーテムポール構成で互いに接続され、そのゲート１
２ｇ、１４ｇ及びドレイン１２ｄ、１４ｄが、それぞれ
入力信号１６を受信し、バッファし、バッファされたコ
ンプリメンタリ出力信号１８を供給するように接続され
ている。
【０００３】Ｐ−ＭＯＳＦＥＴ１２のソース１２ｓは正
の電圧源ＶＤＤに接続され、Ｎ−ＭＯＳＦＥＴ１４のソ
ース１４ｓは負の電圧源ＶＳＳに接続されている。ある
いは、２電源を用いず単一の正電源を用いる場合は、Ｐ
−ＭＯＳＦＥＴ１２のソース１２ｓは正電圧源ＶＣＣに
接続され、Ｎ−ＭＯＳＦＥＴ１４のソース１４ｓは回路
の基準電位すなわちアースＧＮＤに接続される。
の電圧源ＶＤＤに接続され、Ｎ−ＭＯＳＦＥＴ１４のソ
ース１４ｓは負の電圧源ＶＳＳに接続されている。ある
いは、２電源を用いず単一の正電源を用いる場合は、Ｐ
−ＭＯＳＦＥＴ１２のソース１２ｓは正電圧源ＶＣＣに
接続され、Ｎ−ＭＯＳＦＥＴ１４のソース１４ｓは回路
の基準電位すなわちアースＧＮＤに接続される。
【０００４】図１のバッファ回路１０は、コンプリメン
タリＭＯＳＦＥＴ１２，１４を使用することにより比較
的低電力を消費する。しかし、それが（ＶＣＣ−ＧＮＤ
電源構成を有する）入力信号１６のトランジスタ・トラ
ンジスタ・ロジック（「ＴＴＬ」）型をバッファするの
に用いられる場合は、その電力消費はより重要になる。
ＴＴＬ「０」すなわち論理的低は非常に０ボルトに近い
が、ＴＴＬ「１」すなわち論理的高は、通常正の電源電
圧ＶＣＣよりもはるかに低い。ＶＣＣは典型的には５ボ
ルトに等しいが、ＴＴＬ「１」は典型的には２及び２．
５ボルトの間にある。したがって、入力信号１６として
ＴＴＬ「０」を印加すると、通常Ｎ−ＭＯＳＦＥＴ１４
はほぼ完全にオフし、Ｐ−ＭＯＳＦＥＴ１２はほぼ完全
にオンするが、典型的なＴＴＬ「１」は、安定してＮ−
ＭＯＳＦＥＴ１４を完全にオンし又はＰ−ＭＯＳＦＥＴ
１２を完全にオフする訳ではない。したがって、入力信
号１６がＴＴＬ「１」であるときは、出力信号１８はＴ
ＴＬ「０」であろう。しかし、Ｐ−ＭＯＳＦＥＴ１２は
完全にはターンオフせず、したがってターンオンしてい
るＮ−ＭＯＳＦＥＴ１４への導通電流が存在するので、
バッファ回路１０はなおＤＣ電力を消散し続けるであろ
う。
タリＭＯＳＦＥＴ１２，１４を使用することにより比較
的低電力を消費する。しかし、それが（ＶＣＣ−ＧＮＤ
電源構成を有する）入力信号１６のトランジスタ・トラ
ンジスタ・ロジック（「ＴＴＬ」）型をバッファするの
に用いられる場合は、その電力消費はより重要になる。
ＴＴＬ「０」すなわち論理的低は非常に０ボルトに近い
が、ＴＴＬ「１」すなわち論理的高は、通常正の電源電
圧ＶＣＣよりもはるかに低い。ＶＣＣは典型的には５ボ
ルトに等しいが、ＴＴＬ「１」は典型的には２及び２．
５ボルトの間にある。したがって、入力信号１６として
ＴＴＬ「０」を印加すると、通常Ｎ−ＭＯＳＦＥＴ１４
はほぼ完全にオフし、Ｐ−ＭＯＳＦＥＴ１２はほぼ完全
にオンするが、典型的なＴＴＬ「１」は、安定してＮ−
ＭＯＳＦＥＴ１４を完全にオンし又はＰ−ＭＯＳＦＥＴ
１２を完全にオフする訳ではない。したがって、入力信
号１６がＴＴＬ「１」であるときは、出力信号１８はＴ
ＴＬ「０」であろう。しかし、Ｐ−ＭＯＳＦＥＴ１２は
完全にはターンオフせず、したがってターンオンしてい
るＮ−ＭＯＳＦＥＴ１４への導通電流が存在するので、
バッファ回路１０はなおＤＣ電力を消散し続けるであろ
う。
【０００５】表１Ａ及び１Ｂを下に参照すると、従来の
バッファ回路１０用の（表示されたチャンネル幅と長さ
を有する）ＭＯＳＦＥＴ１２，１４に対する典型的な供
給（ドレイン）電流が種々のＶＣＣ電圧と環境温度に対
して示されている。（表１Ａは、バッファ回路１０の外
部の追加の回路構成を含む完全なＩＣシミュレーション
に対する代表的な最悪の場合の伝達遅延もまた含む）。
入力信号１６の電圧が典型的なＴＴＬ「１」レベルであ
る２ボルトに等しい場合に意味のある量の供給電流が流
れるのを見ることができる。供給電流の減少は、ＭＯＳ
ＦＥＴ１２，１４のチャンネルを適当に縮小することに
より可能であるが、伝達遅延の増大という代償が必要で
ある。
バッファ回路１０用の（表示されたチャンネル幅と長さ
を有する）ＭＯＳＦＥＴ１２，１４に対する典型的な供
給（ドレイン）電流が種々のＶＣＣ電圧と環境温度に対
して示されている。（表１Ａは、バッファ回路１０の外
部の追加の回路構成を含む完全なＩＣシミュレーション
に対する代表的な最悪の場合の伝達遅延もまた含む）。
入力信号１６の電圧が典型的なＴＴＬ「１」レベルであ
る２ボルトに等しい場合に意味のある量の供給電流が流
れるのを見ることができる。供給電流の減少は、ＭＯＳ
ＦＥＴ１２，１４のチャンネルを適当に縮小することに
より可能であるが、伝達遅延の増大という代償が必要で
ある。
【０００６】 表１Ａ：従来のバッファ回路 ＭＯＳＦＥＴの型 チャンネル幅 チャンネル長さ Ｐ ４３ミクロン ３．０ミクロン Ｎ １５０ミクロン ２．６ミクロン ＶＣＣ＝４．７５ボルトｄｃ；温度＝５５°Ｃ 入力（ボルト） 電流（マイクロアンペア） ２ １４０６．０ ３ ４２２．９ 入力 出力 遅延（ナノ秒） ＬI→ＨI ＨO→ＬO ７．０２ ここで：ＨI＝３ボルト ＨI→ＬI ＬO→ＨO ６．８０ ＬI＝０ボルト 表１Ｂ：従来のバッファ回路 ＭＯＳＦＥＴの型 チャンネル幅 チャンネル長さ Ｐ ４３ミクロン ３．０ミクロン Ｎ １５０ミクロン ２．６ミクロン ＶＣＣ＝５．２５ボルトｄｃ；温度＝２７°Ｃ 入力（ボルト） 電流（マイクロアンペア） ２ ２１６３．０ ３ ８９９．１ ＶＣＣ＝５．２５ボルトｄｃ；温度＝０°Ｃ 入力（ボルト） 電流（マイクロアンペア） ２ ２２９２．０ ３ ９２２．３ 下に表２を参照すると、Ｐ−ＭＯＳＦＥＴ１２及びＮ−
ＭＯＳＦＥＴ１４のチャンネル幅をそれぞれ８及び２８
ミクロンに減少すると、入力信号１６の電圧が２ボルト
で、全ＭＯＳＦＥＴドレイン電流が十分に減少すること
が見られる。しかし、表１と表２を比較することにより
伝達遅延もまた十分に増大することが見られる。したが
って、ＭＯＳＦＥＴの幾何学的な減少は、全ドレイン電
流を十分に減少することができるが、付随する不利益が
伝達遅延に関して支払われる。
ＭＯＳＦＥＴ１４のチャンネル幅をそれぞれ８及び２８
ミクロンに減少すると、入力信号１６の電圧が２ボルト
で、全ＭＯＳＦＥＴドレイン電流が十分に減少すること
が見られる。しかし、表１と表２を比較することにより
伝達遅延もまた十分に増大することが見られる。したが
って、ＭＯＳＦＥＴの幾何学的な減少は、全ドレイン電
流を十分に減少することができるが、付随する不利益が
伝達遅延に関して支払われる。
【０００７】 表２：従来の「低電力」バッファ回路 ＭＯＳＦＥＴの型 チャンネル幅 チャンネル長さ Ｐ ８ミクロン ３．０ミクロン Ｎ ２８ミクロン ２．６ミクロン ＶＣＣ＝４．７５ボルトｄｃ；温度＝５５°Ｃ 入力（ボルト） 電流（マイクロアンペア） ２ ２６８．５０ ３ ８０．１６ 入力 出力 遅延（ナノ秒） ＬI→ＨI ＨO→ＬO ７．６３ ここで：ＨI＝３ボルト ＨI→ＬI ＬO→ＨO ８．１５ ＬI＝０ボルト
【０００８】
【課題を解決するための手段】本発明による低電力コン
プリメンタリＭＯＳＦＥＴディジタル信号バッファ回路
は、入力ディジタル信号及びバイアスされた入力ディジ
タル信号を受信し第一の反転したディジタル信号を供給
するための第一のコンプリメンタリＭＯＳＦＥＴインバ
ータを含む。そして、また入力ディジタル信号を受信し
てそこから第一のコンプリメンタリＭＯＳＦＥＴインバ
ータのためのバイアスされた入力ディジタル信号を供給
する信号バイアス回路を含む。本発明の実施例において
は、また入力ディジタル信号を受信し、第一の反転した
ディジタル信号を受信し、さらにそこから第二の反転し
たディジタル信号を供給するための第二のコンプリメン
タリＭＯＳＦＥＴインバータを更に含む。
プリメンタリＭＯＳＦＥＴディジタル信号バッファ回路
は、入力ディジタル信号及びバイアスされた入力ディジ
タル信号を受信し第一の反転したディジタル信号を供給
するための第一のコンプリメンタリＭＯＳＦＥＴインバ
ータを含む。そして、また入力ディジタル信号を受信し
てそこから第一のコンプリメンタリＭＯＳＦＥＴインバ
ータのためのバイアスされた入力ディジタル信号を供給
する信号バイアス回路を含む。本発明の実施例において
は、また入力ディジタル信号を受信し、第一の反転した
ディジタル信号を受信し、さらにそこから第二の反転し
たディジタル信号を供給するための第二のコンプリメン
タリＭＯＳＦＥＴインバータを更に含む。
【０００９】本発明によれば、入力ディジタル信号とそ
のバイアスされた信号の同等物の両者の印加は、入力信
号レベルに従って各コンプリメンタリＭＯＳＦＥＴがよ
り十分にターンオンすること又はより十分にターンオフ
し、それによりＭＯＳＦＥＴのドレイン電流を最小にす
ることを保証する。
のバイアスされた信号の同等物の両者の印加は、入力信
号レベルに従って各コンプリメンタリＭＯＳＦＥＴがよ
り十分にターンオンすること又はより十分にターンオフ
し、それによりＭＯＳＦＥＴのドレイン電流を最小にす
ることを保証する。
【００１０】本発明のこれらの及び他の目的、特徴及び
利点は、本発明の以下の詳細な説明と添付した図面を考
慮することにより理解されるであろう。
利点は、本発明の以下の詳細な説明と添付した図面を考
慮することにより理解されるであろう。
【００１１】
【実施例】図２を参照すると、本発明による低電力コン
プリメンタリＭＯＳＦＥＴディジタル信号バッファ回路
１００は、実質上図示のごとく接続された、２個のＭＯ
ＳＦＥＴインバータ回路１０２，１０４と、入力信号バ
イアス回路として用いられるＭＯＳＦＥＴダイオード回
路１１４（更に下に論じる）とを含む。第一のインバー
タ回路１０２は、互いにトーテムポール構成に接続され
たＰ−ＭＯＳＦＥＴ１０６及びＮ−ＭＯＳＦＥＴ１０８
を含む。電源の接続は、正の電源電圧ＶＤＤがＰ−ＭＯ
ＳＦＥＴ１０６のソース１０６ｓをバイアスし、負の電
源電圧ＶＳＳがＮ−ＭＯＳＦＥＴ１０８のソース１０８
ｓをバイアスする点で従来と同様である。本発明の実施
例においては、正の電源電圧ＶＤＤは典型的にはほぼ５
ボルト（例えばＴＴＬ電源電圧ＶＣＣ）であり、負の電
源電圧ＶＳＳは回路の基準電位すなわちアースＧＮＤで
ある。
プリメンタリＭＯＳＦＥＴディジタル信号バッファ回路
１００は、実質上図示のごとく接続された、２個のＭＯ
ＳＦＥＴインバータ回路１０２，１０４と、入力信号バ
イアス回路として用いられるＭＯＳＦＥＴダイオード回
路１１４（更に下に論じる）とを含む。第一のインバー
タ回路１０２は、互いにトーテムポール構成に接続され
たＰ−ＭＯＳＦＥＴ１０６及びＮ−ＭＯＳＦＥＴ１０８
を含む。電源の接続は、正の電源電圧ＶＤＤがＰ−ＭＯ
ＳＦＥＴ１０６のソース１０６ｓをバイアスし、負の電
源電圧ＶＳＳがＮ−ＭＯＳＦＥＴ１０８のソース１０８
ｓをバイアスする点で従来と同様である。本発明の実施
例においては、正の電源電圧ＶＤＤは典型的にはほぼ５
ボルト（例えばＴＴＬ電源電圧ＶＣＣ）であり、負の電
源電圧ＶＳＳは回路の基準電位すなわちアースＧＮＤで
ある。
【００１２】第二のインバータ１０４は、互いにトーテ
ムポール構成に接続されたＰ−ＭＯＳＦＥＴ１１０及び
Ｎ−ＭＯＳＦＥＴ１１２とを含む。それらのゲート１１
０ｇ及び１１２ｇは、それらのドレイン１１０ｄ、１１
２ｄと同様に、互いに接続されている。ＭＯＳＦＥＴ１
１０のソース１１０ｓは、正の電源電圧ＶＤＤによりバ
イアスされている。しかし、Ｎ−ＭＯＳＦＥＴ１１２の
ソース１１２ｓは負の電源電圧ＶＳＳによりバイアスさ
れておらず、その代わりに入力信号１２２を接続信号経
路１２０を介して直接受信する（更に下で論じる）よう
に接続されている。
ムポール構成に接続されたＰ−ＭＯＳＦＥＴ１１０及び
Ｎ−ＭＯＳＦＥＴ１１２とを含む。それらのゲート１１
０ｇ及び１１２ｇは、それらのドレイン１１０ｄ、１１
２ｄと同様に、互いに接続されている。ＭＯＳＦＥＴ１
１０のソース１１０ｓは、正の電源電圧ＶＤＤによりバ
イアスされている。しかし、Ｎ−ＭＯＳＦＥＴ１１２の
ソース１１２ｓは負の電源電圧ＶＳＳによりバイアスさ
れておらず、その代わりに入力信号１２２を接続信号経
路１２０を介して直接受信する（更に下で論じる）よう
に接続されている。
【００１３】ＭＯＳＦＥＴダイオード回路１１４は、図
示のごとくダイオード接続された構成のＰ−ＭＯＳＦＥ
Ｔ１１６及びＮ−ＭＯＳＦＥＴ１１８を含む。それらの
ゲート１１６ｇ、１１８ｇ及びドレイン１１６ｄ、１１
８ｄは、すべて互いに接続され、それによりＭＯＳＦＥ
Ｔ１１６，１１８を実質的にダイオードに電気的に等価
にしている。Ｎ−ＭＯＳＦＥＴ１１８のソース１１８ｓ
は、第一のインバータ１０２のＮ−ＭＯＳＦＥＴ１０８
のゲート１０８ｇ及び接続信号経路１２０を介して第二
のインバータ１０４のＮ−ＭＯＳＦＥＴ１１２のソース
１１２ｓに接続されている。
示のごとくダイオード接続された構成のＰ−ＭＯＳＦＥ
Ｔ１１６及びＮ−ＭＯＳＦＥＴ１１８を含む。それらの
ゲート１１６ｇ、１１８ｇ及びドレイン１１６ｄ、１１
８ｄは、すべて互いに接続され、それによりＭＯＳＦＥ
Ｔ１１６，１１８を実質的にダイオードに電気的に等価
にしている。Ｎ−ＭＯＳＦＥＴ１１８のソース１１８ｓ
は、第一のインバータ１０２のＮ−ＭＯＳＦＥＴ１０８
のゲート１０８ｇ及び接続信号経路１２０を介して第二
のインバータ１０４のＮ−ＭＯＳＦＥＴ１１２のソース
１１２ｓに接続されている。
【００１４】入力ディジタル信号（例えばＴＴＬ信号）
１２２は、ＭＯＳＦＥＴダイオード回路１１４、第一の
インバータ１０２のＮ−ＭＯＳＦＥＴ１０８及び第二の
インバータ１０４のＮ−ＭＯＳＦＥＴ１１２に入力され
る。ＭＯＳＦＥＴダイオード回路１１４は、この入力信
号１２２をバイアスし、第一のインバータ１０２のＰ−
ＭＯＳＦＥＴ１０６のゲートにバイアスされた入力信号
を発生する。第一のインバータ１０２は、第一の反転し
た信号１２６を第二のインバータ１０４に供給し、第二
のインバータ１０４は、今度は、第二の反転した信号１
２８を出力信号として供給する。
１２２は、ＭＯＳＦＥＴダイオード回路１１４、第一の
インバータ１０２のＮ−ＭＯＳＦＥＴ１０８及び第二の
インバータ１０４のＮ−ＭＯＳＦＥＴ１１２に入力され
る。ＭＯＳＦＥＴダイオード回路１１４は、この入力信
号１２２をバイアスし、第一のインバータ１０２のＰ−
ＭＯＳＦＥＴ１０６のゲートにバイアスされた入力信号
を発生する。第一のインバータ１０２は、第一の反転し
た信号１２６を第二のインバータ１０４に供給し、第二
のインバータ１０４は、今度は、第二の反転した信号１
２８を出力信号として供給する。
【００１５】入力信号１２２がＴＴＬ「０」すなわちほ
ぼ０ボルトである場合は、第一のインバータ１０２のＮ
−ＭＯＳＦＥＴ１０８がターンオフし、Ｐ−ＭＯＳＦＥ
Ｔ１０６がターンオンし、それによりそれらのドレイン
１０６ｄ、１０８ｄをＶＣＣの方に充電するように接続
するノードを発生させる。Ｐ−ＭＯＳＦＥＴ１０６は、
そのゲート１０６ｇがほぼ１．８ボルト、すなわちダイ
オード接続されたＰ−ＭＯＳＦＥＴ１１６及びＮ−ＭＯ
ＳＦＥＴ１１８のそれぞれＰ−及びＮ−チャンネルの閾
値の和に位置するので、ターンオンする。このことは、
第二のインバータ１０４の互いに接続されたゲート１１
０ｇ、１１２ｇがＶＣＣ電位方向に充電され、それによ
り第二のインバータのＰ−ＭＯＳＦＥＴ１１０をターン
オフし、Ｎ−ＭＯＳＦＥＴ１１２をターンオンし、更に
それにより出力信号１２８をＴＴＬ「０」すなわちほぼ
０ボルトにすることを意味する。
ぼ０ボルトである場合は、第一のインバータ１０２のＮ
−ＭＯＳＦＥＴ１０８がターンオフし、Ｐ−ＭＯＳＦＥ
Ｔ１０６がターンオンし、それによりそれらのドレイン
１０６ｄ、１０８ｄをＶＣＣの方に充電するように接続
するノードを発生させる。Ｐ−ＭＯＳＦＥＴ１０６は、
そのゲート１０６ｇがほぼ１．８ボルト、すなわちダイ
オード接続されたＰ−ＭＯＳＦＥＴ１１６及びＮ−ＭＯ
ＳＦＥＴ１１８のそれぞれＰ−及びＮ−チャンネルの閾
値の和に位置するので、ターンオンする。このことは、
第二のインバータ１０４の互いに接続されたゲート１１
０ｇ、１１２ｇがＶＣＣ電位方向に充電され、それによ
り第二のインバータのＰ−ＭＯＳＦＥＴ１１０をターン
オフし、Ｎ−ＭＯＳＦＥＴ１１２をターンオンし、更に
それにより出力信号１２８をＴＴＬ「０」すなわちほぼ
０ボルトにすることを意味する。
【００１６】入力信号１２２がＴＴＬ「０」からＴＴＬ
「１」へ、すなわちほぼ０ボルトから２ボルトへ遷移す
るときに、第一のインバータのＮ−ＭＯＳＦＥＴ１０８
はターンオンし始め、それによりそのドレイン１０８ｄ
の電位を下方に引く。また、入力信号１２２の遷移に続
いて、バイアスされた入力信号１２４は上昇し始め、そ
れにより第一のＰ−ＭＯＳＦＥＴ１０６を、そのソース
に対するゲートのバイアスが降下し始めるので、ターン
オフし始める。
「１」へ、すなわちほぼ０ボルトから２ボルトへ遷移す
るときに、第一のインバータのＮ−ＭＯＳＦＥＴ１０８
はターンオンし始め、それによりそのドレイン１０８ｄ
の電位を下方に引く。また、入力信号１２２の遷移に続
いて、バイアスされた入力信号１２４は上昇し始め、そ
れにより第一のＰ−ＭＯＳＦＥＴ１０６を、そのソース
に対するゲートのバイアスが降下し始めるので、ターン
オフし始める。
【００１７】第一のインバータのＮ−ＭＯＳＦＥＴ１０
８のドレイン１０８ｄの電位の降下は、第二のインバー
タのＮ−ＭＯＳＦＥＴ１１２のゲート１１２ｇの電位
（すなわち第一の反転された信号１２６のレベル）を降
下させ、それにより第二のインバータのＮ−ＭＯＳＦＥ
Ｔ１１２をその遮断領域に駆動する。しかし、入力信号
１２２は、第二のインバータのＮ−ＭＯＳＦＥＴ１１２
のゲート１１２ｇの電位が降下するよりもより早く、即
ちより短く上昇する。それ故、入力信号１２２の最初の
遷移の間に、接続信号経路１２０を介して第二のインバ
ータのＮ−ＭＯＳＦＥＴ１１２のソース１１２ｓに印加
された入力信号は、第二のインバータのＮ−ＭＯＳＦＥ
Ｔ１１２のドレイン１１２ｄへ通過し、それ故、出力信
号１２８の最初の遷移を提供する。第一の反転した信号
１２６は０ボルトへ降下し続けるので、第二のＰ−ＭＯ
ＳＦＥＴ１１０がターンオンし、出力信号１２８をＶＣ
Ｃの方向へ上昇させる。
８のドレイン１０８ｄの電位の降下は、第二のインバー
タのＮ−ＭＯＳＦＥＴ１１２のゲート１１２ｇの電位
（すなわち第一の反転された信号１２６のレベル）を降
下させ、それにより第二のインバータのＮ−ＭＯＳＦＥ
Ｔ１１２をその遮断領域に駆動する。しかし、入力信号
１２２は、第二のインバータのＮ−ＭＯＳＦＥＴ１１２
のゲート１１２ｇの電位が降下するよりもより早く、即
ちより短く上昇する。それ故、入力信号１２２の最初の
遷移の間に、接続信号経路１２０を介して第二のインバ
ータのＮ−ＭＯＳＦＥＴ１１２のソース１１２ｓに印加
された入力信号は、第二のインバータのＮ−ＭＯＳＦＥ
Ｔ１１２のドレイン１１２ｄへ通過し、それ故、出力信
号１２８の最初の遷移を提供する。第一の反転した信号
１２６は０ボルトへ降下し続けるので、第二のＰ−ＭＯ
ＳＦＥＴ１１０がターンオンし、出力信号１２８をＶＣ
Ｃの方向へ上昇させる。
【００１８】逆に、入力信号１２２がＴＴＬ「１」から
ＴＴＬ「０」へ、すなわちほぼ２ボルトから０ボルトへ
遷移すると、第一のインバータのＮ−ＭＯＳＦＥＴ１０
８がターンオフし、第一のインバータのＰ−ＭＯＳＦＥ
Ｔ１０６が、バイアスされた入力信号１２４のほぼ１．
８ボルトへの、すなわちダイオード接続されたＰ−ＭＯ
ＳＦＥＴ１１６及びＮ−ＭＯＳＦＥＴ１１８のＰ−チャ
ンネルとＮ−チャンネルの閾値の和への、下方への遷移
によりターンオンする。このことにより第一の反転した
信号１２６はほぼＶＣＣへ上昇し、それにより第二のイ
ンバータのＮ−ＭＯＳＦＥＴ１１２をターンオンさせ、
Ｐ−ＭＯＳＦＥＴ１１０をターンオフさせて、出力信号
１２８をＴＴＬ「０」へ降下させる。
ＴＴＬ「０」へ、すなわちほぼ２ボルトから０ボルトへ
遷移すると、第一のインバータのＮ−ＭＯＳＦＥＴ１０
８がターンオフし、第一のインバータのＰ−ＭＯＳＦＥ
Ｔ１０６が、バイアスされた入力信号１２４のほぼ１．
８ボルトへの、すなわちダイオード接続されたＰ−ＭＯ
ＳＦＥＴ１１６及びＮ−ＭＯＳＦＥＴ１１８のＰ−チャ
ンネルとＮ−チャンネルの閾値の和への、下方への遷移
によりターンオンする。このことにより第一の反転した
信号１２６はほぼＶＣＣへ上昇し、それにより第二のイ
ンバータのＮ−ＭＯＳＦＥＴ１１２をターンオンさせ、
Ｐ−ＭＯＳＦＥＴ１１０をターンオフさせて、出力信号
１２８をＴＴＬ「０」へ降下させる。
【００１９】かくして、ダイオード接続されたＭＯＳＦ
ＥＴ１１６，１１８を用いて、元来の入力信号１２２よ
り高い「高」論理電圧レベルを有するバイアスされた入
力信号１２４を発生させることにより、第一のインバー
タのＰ−ＭＯＳＦＥＴ１０６がより十分にターンオフで
き、それにより第一のインバータ１０２を流れるドレイ
ン電流を十分に減少させる。さらに、入力信号１２２を
直接第二のすなわち出力インバータ１０４に接続信号経
路１２０を介して接続することにより、出力対入力の信
号伝達遅延が最小となる。
ＥＴ１１６，１１８を用いて、元来の入力信号１２２よ
り高い「高」論理電圧レベルを有するバイアスされた入
力信号１２４を発生させることにより、第一のインバー
タのＰ−ＭＯＳＦＥＴ１０６がより十分にターンオフで
き、それにより第一のインバータ１０２を流れるドレイ
ン電流を十分に減少させる。さらに、入力信号１２２を
直接第二のすなわち出力インバータ１０４に接続信号経
路１２０を介して接続することにより、出力対入力の信
号伝達遅延が最小となる。
【００２０】このことは下の表３Ａ及び３Ｂを参照する
ことによりより十分に理解できる。同一の条件（例えば
ＭＯＳＦＥＴのチャンネルの幅及び長さ、電源電圧、環
境温度及び入力信号電圧レベル）下で図１（表１Ａ及び
１Ｂ）の従来のバッファ回路１０については、インバー
タ１０２，１０４の両者に対する全供給（ドレイン）電
流は図１の従来のバッファ回路１０に対して十分に小さ
い。さらに、図２の回路の対応する完全ＩＣシュミレー
ションの伝達遅延は高々ほぼ１ナノ秒に過ぎない低下し
か受けない。
ことによりより十分に理解できる。同一の条件（例えば
ＭＯＳＦＥＴのチャンネルの幅及び長さ、電源電圧、環
境温度及び入力信号電圧レベル）下で図１（表１Ａ及び
１Ｂ）の従来のバッファ回路１０については、インバー
タ１０２，１０４の両者に対する全供給（ドレイン）電
流は図１の従来のバッファ回路１０に対して十分に小さ
い。さらに、図２の回路の対応する完全ＩＣシュミレー
ションの伝達遅延は高々ほぼ１ナノ秒に過ぎない低下し
か受けない。
【００２１】 表３Ａ：本発明のバッファ回路 ＭＯＳＦＥＴ（型） チャンネル幅 チャンネル長さ １０６（Ｐ） １５ミクロン ３ ミクロン １０８（Ｎ） ７ミクロン ３ ミクロン １１０（Ｐ） ８ミクロン ２．５ミクロン １１２（Ｎ） ２５ミクロン ２．５ミクロン １１６（Ｐ） ３ミクロン ３ ミクロン １１８（Ｎ） ３ミクロン ６ ミクロン ＶＣＣ＝４．７５ボルトｄｃ；温度＝５５°Ｃ 入力（ボルト） 電流（マイクロアンペア） ２ ９０．６８ ３ １２．４７ 入力 出力 遅延（ナノ秒） ＬI→ＨI ＨO→ＬO ７．１６ ここで：ＨI＝３ボルト ＨI→ＬI ＬO→ＨO ７．７５ ＬI＝０ボルト 表３Ｂ：本発明のバッファ回路 ＭＯＳＦＥＴ（型） チャンネル幅 チャンネル長さ １０６（Ｐ） １５ミクロン ３ ミクロン １０８（Ｎ） ７ミクロン ３ ミクロン １１０（Ｐ） ８ミクロン ２．５ミクロン １１２（Ｎ） ２５ミクロン ２．５ミクロン １１６（Ｐ） ３ミクロン ３ ミクロン １１８（Ｎ） ３ミクロン ６ ミクロン ＶＣＣ＝５．２５ボルトｄｃ；温度＝２７°Ｃ 入力（ボルト） 電流（マイクロアンペア） ２ １９１．８０ ３ ４１．１７ ＶＣＣ＝５．２５ボルトｄｃ；温度＝０°Ｃ 入力（ボルト） 電流（マイクロアンペア） ２ １８７．２０ ３ ３４．５７ 図３を参照して、図１及び２の回路の伝達遅延をグラフ
により比較できる。信号曲線Ａは入力信号１６，１２２
を表す。信号曲線Ｂは、表１Ａ−１Ｂ及び２Ａ−２Ｂの
装置パラメータを有する図１の従来のバッファ回路の出
力信号１８の遷移を表す。信号曲線Ｄは図２の第一のイ
ンバータ信号１２６を表す。信号曲線Ｅは図２の出力信
号１２８を表す。
により比較できる。信号曲線Ａは入力信号１６，１２２
を表す。信号曲線Ｂは、表１Ａ−１Ｂ及び２Ａ−２Ｂの
装置パラメータを有する図１の従来のバッファ回路の出
力信号１８の遷移を表す。信号曲線Ｄは図２の第一のイ
ンバータ信号１２６を表す。信号曲線Ｅは図２の出力信
号１２８を表す。
【００２２】図４を参照して、本発明によるバッファ回
路２００の他の実施例が示され、そこでは追加的にダイ
オード接続されたＭＯＳＦＥＴ２０２を有するＭＯＳＦ
ＥＴダイオード回路２０４が用いられている。この追加
的にダイオード接続されたＭＯＳＦＥＴ２０２は、元来
のダイオード接続されたＭＯＳＦＥＴ１１６，１１８に
直列に接続されている。そのゲート２０２ｇ及びドレイ
ン２０２ｄは互いに接続され、ダイオード接続されたＮ
−ＭＯＳＦＥＴ１１８のソース１１８ｓに接続されてい
る。そのソース２０２ｓは、第一のインバータのＮ−Ｍ
ＯＳＦＥＴ１０８のゲート１０８ｇ、及び入力信号１２
２を第二のインバータのＮ−ＭＯＳＦＥＴ１１２のソー
ス１１２ｓに接続する信号経路１２０に接続されてい
る。これにより、追加されたＮチャンネル閾値電圧、す
なわち追加のＮ−ＭＯＳＦＥＴ２０２のＮチャンネル閾
値電圧によりＭＯＳＦＥＴダイオード回路２０４で入力
信号１２２が正にバイアスされる。このことによりバイ
アスされた入力信号１２４がいっそう多く正にバイアス
され、それにより入力信号１２２がＴＴＬ「１」である
ときに第一のインバータのＰ−ＭＯＳＦＥＴ１０６をタ
ーンオフする。このことは第一のインバータのＭＯＳＦ
ＥＴのドレイン電流をいっそう大きく減少させる。しか
し、図４の回路２００の伝達遅延には意味のある低落が
発生する。このことは下の表４を参照し、電流と伝達遅
延とをそれらのもう一方の表３Ａ及び３Ｂと比較するこ
とによりより良く理解できる。
路２００の他の実施例が示され、そこでは追加的にダイ
オード接続されたＭＯＳＦＥＴ２０２を有するＭＯＳＦ
ＥＴダイオード回路２０４が用いられている。この追加
的にダイオード接続されたＭＯＳＦＥＴ２０２は、元来
のダイオード接続されたＭＯＳＦＥＴ１１６，１１８に
直列に接続されている。そのゲート２０２ｇ及びドレイ
ン２０２ｄは互いに接続され、ダイオード接続されたＮ
−ＭＯＳＦＥＴ１１８のソース１１８ｓに接続されてい
る。そのソース２０２ｓは、第一のインバータのＮ−Ｍ
ＯＳＦＥＴ１０８のゲート１０８ｇ、及び入力信号１２
２を第二のインバータのＮ−ＭＯＳＦＥＴ１１２のソー
ス１１２ｓに接続する信号経路１２０に接続されてい
る。これにより、追加されたＮチャンネル閾値電圧、す
なわち追加のＮ−ＭＯＳＦＥＴ２０２のＮチャンネル閾
値電圧によりＭＯＳＦＥＴダイオード回路２０４で入力
信号１２２が正にバイアスされる。このことによりバイ
アスされた入力信号１２４がいっそう多く正にバイアス
され、それにより入力信号１２２がＴＴＬ「１」である
ときに第一のインバータのＰ−ＭＯＳＦＥＴ１０６をタ
ーンオフする。このことは第一のインバータのＭＯＳＦ
ＥＴのドレイン電流をいっそう大きく減少させる。しか
し、図４の回路２００の伝達遅延には意味のある低落が
発生する。このことは下の表４を参照し、電流と伝達遅
延とをそれらのもう一方の表３Ａ及び３Ｂと比較するこ
とによりより良く理解できる。
【００２３】 表４：本発明のバッファ回路（特別の「ダイオード」を設けた） ＭＯＳＦＥＴ（型） チャンネル幅 チャンネル長さ １０６（Ｐ） １５ミクロン ３ ミクロン １０８（Ｎ） ７ミクロン ３ ミクロン １１０（Ｐ） ８ミクロン ２．５ミクロン １１２（Ｎ） ２５ミクロン ２．５ミクロン １１６（Ｐ） ３ミクロン ３ ミクロン １１８（Ｎ） ３ミクロン ６ ミクロン ２０２（Ｎ） ３ミクロン ６ ミクロン ＶＣＣ＝４．７５ボルトｄｃ；温度＝５５°Ｃ 入力（ボルト） 電流（マイクロアンペア） ２ ３７．０９ ３ ４．１７ 入力 出力 遅延（ナノ秒） ＬI→ＨI ＨO→ＬO ７．１５ ここで：ＨI＝３ボルト ＨI→ＬI ＬO→ＨO ８．８０ ＬI＝０ボルト ここで説明した本発明の実施例に対する種々の変更を本
発明を実施するのに採用することができることを理解す
べきである。特許請求の範囲が本発明の範囲を限定し、
これらの特許請求の範囲の範囲内の構造と方法及びそれ
らの均等物はそれにより覆われることを意図している。
発明を実施するのに採用することができることを理解す
べきである。特許請求の範囲が本発明の範囲を限定し、
これらの特許請求の範囲の範囲内の構造と方法及びそれ
らの均等物はそれにより覆われることを意図している。
【００２４】
【発明の効果】本発明のコンプリメンタリＭＯＳＦＥＴ
バッファ回路及び方法によれば、スイッチングトランジ
スタが完全にターンオフし、これにより電力消費が極め
て減少でき、また伝達遅延も増大しない。
バッファ回路及び方法によれば、スイッチングトランジ
スタが完全にターンオフし、これにより電力消費が極め
て減少でき、また伝達遅延も増大しない。
【図１】 従来のコンプリメンタリＭＯＳＦＥＴインバ
ータ回路の概略図である。
ータ回路の概略図である。
【図２】 本発明の低電力コンプリメンタリＭＯＳＦＥ
Ｔディジタル信号バッファ回路の実施例の概略図であ
る。
Ｔディジタル信号バッファ回路の実施例の概略図であ
る。
【図３】 図２の回路の入出力信号のための複合信号の
タイミング図である。
タイミング図である。
【図４】 本発明の低電力コンプリメンタリＭＯＳＦＥ
Ｔディジタル信号バッファ回路の他の実施例の概略図で
ある。
Ｔディジタル信号バッファ回路の他の実施例の概略図で
ある。
【符号の説明】 １００ 低電力コンプリメンタリＭＯＳＦＥＴディジタ
ル信号バッファ回路 １０２，１０４ ＭＯＳＦＥＴインバータ回路 １１４，２０４ ＭＯＳＦＥＴダイオード回路
ル信号バッファ回路 １０２，１０４ ＭＯＳＦＥＴインバータ回路 １１４，２０４ ＭＯＳＦＥＴダイオード回路
【手続補正書】
【提出日】平成４年１２月４日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/0175 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｆ
Claims (17)
- 【請求項１】 第一及び第二のＭＯＳＦＥＴのソース
と、第一のディジタル信号を受信するための互いに接続
された第一及び第二のＭＯＳＦＥＴのゲートと、出力デ
ィジタル信号を供給するための互いに接続された第一及
び第二のＭＯＳＦＥＴのドレインとをそれぞれ有する第
一及び第二のコンプリメンタリＭＯＳＦＥＴを備えた第
一のコンプリメンタリＭＯＳＦＥＴインバータを含む改
善されたコンプリメンタリＭＯＳＦＥＴバッファ回路に
おいて、 トーテムポール形態に互いに接続され、入力ディジタル
信号及び第二のディジタル信号をそれぞれ受信するため
の第三及び第四のＭＯＳＦＥＴのゲートと、前記互いに
接続された第一及び第二のＭＯＳＦＥＴのゲートに接続
された互いに接続された第三及び第四のＭＯＳＦＥＴの
ドレインとをそれぞれ有する第三及び第四のコンプリメ
ンタリＭＯＳＦＥＴを備えた第二のコンプリメンタリＭ
ＯＳＦＥＴインバータと、 前記入力ディジタル信号を受信し、前記第二のディジタ
ル信号を前記第四のＭＯＳＦＥＴのゲートに供給するた
めに前記第三及び第四のＭＯＳＦＥＴのゲート間に直列
に接続された複数のダイオード接続されたＭＯＳＦＥＴ
とを備えたことを特徴とする改善されたコンプリメンタ
リＭＯＳＦＥＴバッファ回路。 - 【請求項２】 前記第三のＭＯＳＦＥＴのゲートを前記
第一のＭＯＳＦＥＴのソースに接続するための接続手段
を更に備えた請求項１記載の改善されたコンプリメンタ
リＭＯＳＦＥＴバッファ回路。 - 【請求項３】 入力ディジタル信号及びバイアスされた
入力ディジタル信号を受信し、第一の反転したディジタ
ル信号を供給するための第一のコンプリメンタリＭＯＳ
ＦＥＴインバータ手段と、 前記入力ディジタル信号を受信し、前記バイアスされた
入力ディジタル信号を供給するための信号バイアス手段
とを備えたことを特徴とするディジタル信号を受信し、
バッファするためのコンプリメンタリＭＯＳＦＥＴバッ
ファ回路。 - 【請求項４】 前記第一のコンプリメンタリＭＯＳＦＥ
Ｔインバータ手段が、トーテムポール形態に互いに接続
され、前記入力ディジタル信号と前記バイアスされた入
力ディジタル信号とをそれぞれ受信するための第一及び
第二のＭＯＳＦＥＴのゲートと、前記第一の反転したデ
ィジタル信号を供給するための互いに接続された第一及
び第二のＭＯＳＦＥＴのドレインとをそれぞれ有する第
一及び第二のコンプリメンタリＭＯＳＦＥＴを備えた請
求項３記載のコンプリメンタリＭＯＳＦＥＴバッファ回
路。 - 【請求項５】 前記信号バイアス手段が、複数のダイオ
ード接続されたＭＯＳＦＥＴを備えた請求項３記載のコ
ンプリメンタリＭＯＳＦＥＴバッファ回路。 - 【請求項６】 前記第一の反転したディジタル信号を受
信し、第二の反転したディジタル信号を供給するための
第二のコンプリメンタリＭＯＳＦＥＴインバータ手段を
更に備えた請求項３記載のコンプリメンタリＭＯＳＦＥ
Ｔバッファ回路。 - 【請求項７】 前記第二のコンプリメンタリＭＯＳＦＥ
Ｔインバータ手段が、トーテムポール形態に互いに接続
され、前記第一の反転したディジタル信号を受信するた
めの互いに接続された第三及び第四のＭＯＳＦＥＴのゲ
ートと、前記第二の反転したディジタル信号を供給する
ための互いに接続された第三及び第四のＭＯＳＦＥＴの
ドレインとをそれぞれ有する第三及び第四のコンプリメ
ンタリＭＯＳＦＥＴを備えた請求項６記載のコンプリメ
ンタリＭＯＳＦＥＴバッファ回路。 - 【請求項８】 前記入力ディジタル信号と前記第一の反
転したディジタル信号を受信し、第二の反転したディジ
タル信号を供給するための第二のコンプリメンタリＭＯ
ＳＦＥＴインバータ手段を更に備えた請求項３記載のコ
ンプリメンタリＭＯＳＦＥＴバッファ回路。 - 【請求項９】 前記第二のコンプリメンタリＭＯＳＦＥ
Ｔインバータ手段が、トーテムポール形態に互いに接続
され、前記入力ディジタル信号を受信するための第三の
ＭＯＳＦＥＴのソースと、第四のＭＯＳＦＥＴのソース
と、前記第一の反転したディジタル信号を受信するため
の第三及び第四の互いに接続されたＭＯＳＦＥＴのゲー
トと、前記第二の反転したディジタル信号を供給するた
めの第三及び第四の互いに接続されたＭＯＳＦＥＴのド
レインとをそれぞれ有する第三及び第四のコンプリメン
タリＭＯＳＦＥＴを備えた請求項８記載のコンプリメン
タリＭＯＳＦＥＴバッファ回路。 - 【請求項１０】 入力ディジタル信号を受信し、バイア
スし、第一の反転したディジタル信号を供給するための
入力バイアスされたコンプリメンタリＭＯＳＦＥＴ入力
インバータ手段と、 前記第一の反転したディジタル信号と前記入力ディジタ
ル信号とを受信し、第二の反転したディジタル信号を供
給するための入力接続されたコンプリメンタリＭＯＳＦ
ＥＴ出力インバータ手段とを備えたことを特徴とするデ
ィジタル信号を受信し、バッファするためのコンプリメ
ンタリＭＯＳＦＥＴバッファ回路。 - 【請求項１１】 前記入力バイアスされたコンプリメン
タリＭＯＳＦＥＴ入力インバータ手段が、複数のダイオ
ード接続されたＭＯＳＦＥＴと、トーテムポール形態に
互いに接続され、前記入力ディジタル信号を受信するた
めの第一のＭＯＳＦＥＴのゲートと、第二のＭＯＳＦＥ
Ｔのゲートと、第一及び第二のＭＯＳＦＥＴのソース
と、前記第一の反転したディジタル信号を供給するため
の互いに接続された第一及び第二のＭＯＳＦＥＴのドレ
インとをそれぞれ有する第一及び第二のコンプリメンタ
リＭＯＳＦＥＴとを備え、前記複数のダイオード接続さ
れたＭＯＳＦＥＴが前記第一及び第二のＭＯＳＦＥＴの
ゲートに接続された請求項１０記載のコンプリメンタリ
ＭＯＳＦＥＴバッファ回路。 - 【請求項１２】 前記入力接続されたコンプリメンタリ
ＭＯＳＦＥＴ出力インバータ手段が、トーテムポール形
態に互いに接続され、前記第一の反転したディジタル信
号を受信するための互いに接続された第三及び第四のＭ
ＯＳＦＥＴのゲートと、前記入力ディジタル信号を受信
するための第三のＭＯＳＦＥＴのソースと、第四のＭＯ
ＳＦＥＴのソースと、前記第二の反転したディジタル信
号を供給するための第三及び第四の互いに接続されたＭ
ＯＳＦＥＴのドレインとをそれぞれ有する第三及び第四
のコンプリメンタリＭＯＳＦＥＴを備えた請求項１０記
載のコンプリメンタリＭＯＳＦＥＴバッファ回路。 - 【請求項１３】 入力ディジタル信号を受信するステッ
プ、 前記入力ディジタル信号をバイアスして、バイアスされ
た入力ディジタル信号を供給するステップ、 前記入力ディジタル信号と前記バイアスされた入力ディ
ジタル信号を第一のコンプリメンタリＭＯＳＦＥＴイン
バータに入力し、第一の反転したディジタル信号を供給
するステップ、 の各ステップを備えたことを特徴とするディジタル信号
を受信し、バッファするためのディジタル信号バッファ
方法。 - 【請求項１４】 前記入力ディジタル信号をバイアス
し、バイアスされた入力ディジタル信号を供給する前記
ステップが、前記入力ディジタル信号を複数のダイオー
ド接続されたＭＯＳＦＥＴに入力し、そこから前記バイ
アスされた入力ディジタル信号を出力するステップを備
えた請求項１３記載のディジタル信号バッファ方法。 - 【請求項１５】 前記入力ディジタル信号と前記バイア
スされた入力ディジタル信号とを第一のコンプリメンタ
リＭＯＳＦＥＴインバータに入力し、第一の反転したデ
ィジタル信号を供給する前記ステップが、 前記入力ディジタル信号を第一のＭＯＳＦＥＴのゲート
に入力するステップと、 前記バイアスされた入力ディジタル信号を第二のＭＯＳ
ＦＥＴのゲートに入力するステップと、 前記第一の反転したディジタル信号を互いに接続された
第一及び第二のＭＯＳＦＥＴのドレインから出力するス
テップとを備えた請求項１３記載のディジタル信号バッ
ファ方法。 - 【請求項１６】 前記入力ディジタル信号及び前記第一
の反転したディジタル信号を第二のコンプリメンタリＭ
ＯＳＦＥＴインバータに入力し、第二の反転したディジ
タル信号を供給するステップを更に備えた請求項１３記
載のディジタル信号バッファ方法。 - 【請求項１７】 前記入力ディジタル信号及び前記第一
の反転したディジタル信号を第二のコンプリメンタリＭ
ＯＳＦＥＴインバータに入力し、第二の反転したディジ
タル信号を供給する前記ステップが、 前記ディジタル信号をＭＯＳＦＥＴのゲートソースに入
力するステップと、 前記第一の反転したディジタル信号を互いに接続された
第三及び第四のＭＯＳＦＥＴのゲートに入力するステッ
プと、 前記第二の反転したディジタル信号を互いに接続された
第三及び第四のＭＯＳＦＥＴのドレインから出力するス
テップとを備えた請求項１６記載のディジタル信号バッ
ファ方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/777,586 US5229659A (en) | 1991-10-16 | 1991-10-16 | Low power complementary mosfet digital signal buffer circuit |
| US777586 | 1991-10-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226999A true JPH05226999A (ja) | 1993-09-03 |
Family
ID=25110661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4275744A Pending JPH05226999A (ja) | 1991-10-16 | 1992-10-14 | 低電力コンプリメンタリｍｏｓｆｅｔディジタル信号バッファ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5229659A (ja) |
| EP (1) | EP0541242A1 (ja) |
| JP (1) | JPH05226999A (ja) |
| CA (1) | CA2080642A1 (ja) |
| TW (1) | TW202524B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0587938B1 (de) * | 1992-09-18 | 1996-03-13 | Siemens Aktiengesellschaft | Integrierte Pufferschaltung |
| US5359240A (en) * | 1993-01-25 | 1994-10-25 | National Semiconductor Corporation | Low power digital signal buffer circuit |
| US5361006A (en) * | 1993-03-19 | 1994-11-01 | Gte Laboratories Incorporated | Electrical circuitry with threshold control |
| US5457433A (en) * | 1993-08-25 | 1995-10-10 | Motorola, Inc. | Low-power inverter for crystal oscillator buffer or the like |
| JPH087571A (ja) | 1994-04-20 | 1996-01-12 | Hitachi Ltd | ゲート回路，半導体集積回路，半導体記憶回路及びそれらを用いた半導体集積回路装置、それらを用いた情報処理装置 |
| US5502406A (en) * | 1995-03-06 | 1996-03-26 | Motorola, Inc. | Low power level shift circuit and method therefor |
| US5552751A (en) * | 1995-06-06 | 1996-09-03 | Microchip Technology Inc. | Low voltage, low power oscillator having voltage level shifting circuit |
| GB2349997A (en) * | 1999-05-12 | 2000-11-15 | Sharp Kk | Voltage level converter for an active matrix LCD |
| US20100085078A1 (en) * | 2008-10-07 | 2010-04-08 | Vns Portfolio Llc | Digital Logic Voltage Level Shifter |
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