JPH05216840A - バス競合分散制御方式 - Google Patents
バス競合分散制御方式Info
- Publication number
- JPH05216840A JPH05216840A JP1971192A JP1971192A JPH05216840A JP H05216840 A JPH05216840 A JP H05216840A JP 1971192 A JP1971192 A JP 1971192A JP 1971192 A JP1971192 A JP 1971192A JP H05216840 A JPH05216840 A JP H05216840A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- contention
- distribution control
- circuit
- ctl
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【構成】二重化したＳＢ０，１とＢＡ４０，４１とＢＣ
８０，８１を設ける。ＣＰ５０，〜５ｎはバス使用要求
を両方のＢＡ４０，４１に送出し、バス使用許可を先に
受信した系のバスを使用する。ＣＴＬ６はＢＡ４０，４
１が両系とも同一装置にバス使用許可を返送しないよう
に双方の競合整理を行なう。各装置内では両方のＳＢ
０，１から同時にアクセスされた場合や、外部アクセス
中に他方のバス経由でアクセスを受けた場合等に、ＣＴ
Ｌ１０がＢＣ８０，８１相互の競合整理を行う。 【効果】バス取得時のアイドル時間と平均バス保留時間
の減少により、システムの処理能力が向上する。
８０，８１を設ける。ＣＰ５０，〜５ｎはバス使用要求
を両方のＢＡ４０，４１に送出し、バス使用許可を先に
受信した系のバスを使用する。ＣＴＬ６はＢＡ４０，４
１が両系とも同一装置にバス使用許可を返送しないよう
に双方の競合整理を行なう。各装置内では両方のＳＢ
０，１から同時にアクセスされた場合や、外部アクセス
中に他方のバス経由でアクセスを受けた場合等に、ＣＴ
Ｌ１０がＢＣ８０，８１相互の競合整理を行う。 【効果】バス取得時のアイドル時間と平均バス保留時間
の減少により、システムの処理能力が向上する。
Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサシステ
ムのバス競合分散制御方式に関する。
ムのバス競合分散制御方式に関する。
【０００２】
【従来の技術】図３は従来のマルチプロセッサシステム
の一例を示すシステムブロック図で、各プロセッサ（以
下ＣＰ）５１，〜５ｎがシステム監視用プロセッサ（以
下ＳＶ）１，入出力制御装置（以下ＩＯ）２，共通メモ
リ（以下ＣＭ）３の共通リソースと同一のシステムバス
上に接続されており、このシステムバスを１つのバス競
合整理回路（以下ＢＡ）４が調整する構成となってい
た。また、信頼性向上の意味から二重化された場合は、
０系，１系システムバスごとにＢＡを持ち、全く別のシ
ステムバスとして動作していた。
の一例を示すシステムブロック図で、各プロセッサ（以
下ＣＰ）５１，〜５ｎがシステム監視用プロセッサ（以
下ＳＶ）１，入出力制御装置（以下ＩＯ）２，共通メモ
リ（以下ＣＭ）３の共通リソースと同一のシステムバス
上に接続されており、このシステムバスを１つのバス競
合整理回路（以下ＢＡ）４が調整する構成となってい
た。また、信頼性向上の意味から二重化された場合は、
０系，１系システムバスごとにＢＡを持ち、全く別のシ
ステムバスとして動作していた。
【０００３】
【発明が解決しようとする課題】上述した従来のマルチ
プロセッサシステムでは、プロセッサ台数が増えるほど
バス使用率が増大し、プロセッサの処理能力が向上して
も、バス使用権の獲得のため無駄なアイドル状態が増え
るため、効率的な処理能力向上が図れないという欠点が
ある。
プロセッサシステムでは、プロセッサ台数が増えるほど
バス使用率が増大し、プロセッサの処理能力が向上して
も、バス使用権の獲得のため無駄なアイドル状態が増え
るため、効率的な処理能力向上が図れないという欠点が
ある。
【０００４】
【課題を解決するための手段】本発明のバス競合分散制
御方式は、マルチプロセッサシステムのバス競合分散制
御方式であって、二重化したシステムバスと、二重化し
たバス競合整理回路と、前記システムバスおよび装置内
で内部バスに接続された二重化したバス結合回路と、前
記各バス競合整理回路同士と前記各バス結合回路同士の
間の競合分散制御をそれぞれ行う競合分散制御回路とを
備えている。
御方式は、マルチプロセッサシステムのバス競合分散制
御方式であって、二重化したシステムバスと、二重化し
たバス競合整理回路と、前記システムバスおよび装置内
で内部バスに接続された二重化したバス結合回路と、前
記各バス競合整理回路同士と前記各バス結合回路同士の
間の競合分散制御をそれぞれ行う競合分散制御回路とを
備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。図１（Ａ）は本発明の一実施例を示すマルチプロセ
ッサシステムのシステムブロック図である。ＳＶ１は二
重化された０系，１系システムバス（以下ＳＢ０，ＳＢ
１）を介してｎ個のＣＰ５１，〜５ｎのそれぞれの負荷
状態を最適化してシステム全体の制御を司る。ＩＯ２，
ＣＭ３は各ＣＰＵ５１，〜５ｎの共通リソースで、ＳＢ
０，ＳＢ１に接続されている。ＢＡ４０，４１はそれぞ
れＳＢ０，ＳＢ１のバス競合を調整する。競合分散制御
回路（以下ＣＴＬ）６はＢＡ４０，４１同士のバス競合
分散制御を行う。
る。図１（Ａ）は本発明の一実施例を示すマルチプロセ
ッサシステムのシステムブロック図である。ＳＶ１は二
重化された０系，１系システムバス（以下ＳＢ０，ＳＢ
１）を介してｎ個のＣＰ５１，〜５ｎのそれぞれの負荷
状態を最適化してシステム全体の制御を司る。ＩＯ２，
ＣＭ３は各ＣＰＵ５１，〜５ｎの共通リソースで、ＳＢ
０，ＳＢ１に接続されている。ＢＡ４０，４１はそれぞ
れＳＢ０，ＳＢ１のバス競合を調整する。競合分散制御
回路（以下ＣＴＬ）６はＢＡ４０，４１同士のバス競合
分散制御を行う。
【０００６】図１（Ｂ）は同図（Ａ）における各装置内
の一例を示すブロック図である。共通リソースは各装置
によって異なる内部回路７と、ＳＢ０，１と内部バスと
を接続するバス結合回路（以下ＢＣ）８０，８１と、内
部バス競合制御回路（以下ＩＢＡ）９と、ＢＣ８０，８
１間の制御を行うＣＴＬ１０とからなる。
の一例を示すブロック図である。共通リソースは各装置
によって異なる内部回路７と、ＳＢ０，１と内部バスと
を接続するバス結合回路（以下ＢＣ）８０，８１と、内
部バス競合制御回路（以下ＩＢＡ）９と、ＢＣ８０，８
１間の制御を行うＣＴＬ１０とからなる。
【０００７】各装置はバスリクエストを両方のＢＡ４
０，４１に同時に送出し、先にバスアクノリッジが返送
された方のバスを使用する。ＣＴＬ６は両ＢＡ４０，４
１を監視し、一方のＢＡ（例えばＢＡ４０）でバスアク
ノリッジが返送された場合には他方のＢＡ４１ではこの
装置のバスリクエストを無視して他の装置へバス使用権
を振り向ける。また、装置内では両方のＳＢ０，１から
同時にアクセスされた場合や、外部アクセスの最中に他
装置からアクセスされた場合などにＢＣ８０，８１間で
ＣＴＬ１０がデッドロックを回避する。
０，４１に同時に送出し、先にバスアクノリッジが返送
された方のバスを使用する。ＣＴＬ６は両ＢＡ４０，４
１を監視し、一方のＢＡ（例えばＢＡ４０）でバスアク
ノリッジが返送された場合には他方のＢＡ４１ではこの
装置のバスリクエストを無視して他の装置へバス使用権
を振り向ける。また、装置内では両方のＳＢ０，１から
同時にアクセスされた場合や、外部アクセスの最中に他
装置からアクセスされた場合などにＢＣ８０，８１間で
ＣＴＬ１０がデッドロックを回避する。
【０００８】例えば前者の場合、タイミング差があれば
先着優先、なければ０系固定優先とし、無効アクセスと
なっとものはＢＣでバッファリングを行うか再送処理要
求を送出装置に返送する。後者の場合は、外部アクセス
を優先し前者と同様にバッフファリング等の処理を行
う。
先着優先、なければ０系固定優先とし、無効アクセスと
なっとものはＢＣでバッファリングを行うか再送処理要
求を送出装置に返送する。後者の場合は、外部アクセス
を優先し前者と同様にバッフファリング等の処理を行
う。
【０００９】図２は図１におけるアクセス形態の一例を
示す図で、ＩＯ２からＣＭ３へのアクセスとＳＶ１から
ＣＰ５ｎへのアクセスが同時に行われる場合を示してい
る。
示す図で、ＩＯ２からＣＭ３へのアクセスとＳＶ１から
ＣＰ５ｎへのアクセスが同時に行われる場合を示してい
る。
【００１０】
【発明の効果】以上説明したように本発明は、システム
バスとバス競合整理回路と装置内バス結合回路をそれぞ
れ二重化し、競合分散制御回路でそれぞれバス競合整理
回路間とバス結合回路間を制御することによって、プロ
セッサ数が増大してバス使用率がシステムの処理能力を
規定してしまうマルチプロセッサシステムにおいて同時
に異なる２つのアクセスが完了できるので、１回の通信
のバス保留時間が平均として低下することによりバス使
用率が低下し、またバス取得にかかる待ち時間の減少に
よりシステムの処理能力を向上させることができるとい
う効果を有する。
バスとバス競合整理回路と装置内バス結合回路をそれぞ
れ二重化し、競合分散制御回路でそれぞれバス競合整理
回路間とバス結合回路間を制御することによって、プロ
セッサ数が増大してバス使用率がシステムの処理能力を
規定してしまうマルチプロセッサシステムにおいて同時
に異なる２つのアクセスが完了できるので、１回の通信
のバス保留時間が平均として低下することによりバス使
用率が低下し、またバス取得にかかる待ち時間の減少に
よりシステムの処理能力を向上させることができるとい
う効果を有する。
【図１】（Ａ）は本発明の一実施例を示すマルチプロセ
ッサシステムのシステムブロック図、（Ｂ）は同図
（Ａ）における各装置内の一例を示すブロック図であ
る。
ッサシステムのシステムブロック図、（Ｂ）は同図
（Ａ）における各装置内の一例を示すブロック図であ
る。
【図２】図１におけるアクセス形態の一例を示す図であ
る。
る。
【図３】従来のマルチプロセッサシステムの一例を示す
システムブロック図である。
システムブロック図である。
１ システム監視用プロセッサ（ＳＶ） ２ 入出力制御装置（ＩＯ） ３ 共通メモリ（ＣＭ） ４，４０，４１ バス競合整理回路（ＢＡ） ５１，〜５ｎ プロセッサ（ＣＰ） ６，１０ 競合分散制御回路（ＣＴＬ） ７ 内部回路 ８ バス結合回路（ＢＣ） ９ 内部バス競合整理回路（ＩＢＡ）
Claims (1)
- 【請求項１】 マルチプロセッサシステムのバス競合分
散制御方式であって、二重化したシステムバスと、二重
化したバス競合整理回路と、前記システムバスおよび装
置内で内部バスに接続された二重化したバス結合回路
と、前記各バス競合整理回路同士と前記各バス結合回路
同士の間の競合分散制御をそれぞれ行う競合分散制御回
路とを備えることを特徴とするバス競合分散制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1971192A JPH05216840A (ja) | 1992-02-05 | 1992-02-05 | バス競合分散制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1971192A JPH05216840A (ja) | 1992-02-05 | 1992-02-05 | バス競合分散制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216840A true JPH05216840A (ja) | 1993-08-27 |
Family
ID=12006874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1971192A Pending JPH05216840A (ja) | 1992-02-05 | 1992-02-05 | バス競合分散制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216840A (ja) |
-
1992
- 1992-02-05 JP JP1971192A patent/JPH05216840A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000215 |