JPH05211267A - パッケージ及び半導体パッケージ装置のためのランドパターン - Google Patents
パッケージ及び半導体パッケージ装置のためのランドパターンInfo
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- JPH05211267A JPH05211267A JP4242199A JP24219992A JPH05211267A JP H05211267 A JPH05211267 A JP H05211267A JP 4242199 A JP4242199 A JP 4242199A JP 24219992 A JP24219992 A JP 24219992A JP H05211267 A JPH05211267 A JP H05211267A
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- leads
- package
- adjacent
- land pattern
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
- H05K3/3426—Leaded components characterised by the leads
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09709—Staggered pads, lands or terminals; Parallel conductors in different planes
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10689—Leaded Integrated Circuit [IC] package, e.g. dual-in-line [DIL]
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
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- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 表面実装形半導体パッケージの高集積化趨勢
によりリード数が増加し半導体パッケージが小形化され
ても、半導体パッケージのリードを基板上のランドパタ
ーンに、高い信頼性を保ちつつはんだ付けできショート
を防止できるとともに、互いに隣接するリード間あるい
はランドパターン間の相互誘導雑音の発生を防止するこ
とのできる半導体パッケージおよびこのパッケージ実装
のためのランドパターンを提供すること。 【構成】 半導体パッケージ本体より突出する複数のリ
ードが、パッケージ本体からプリント配線基盤上に配置
されるべき位置までの距離が互いに隣接するもの同士で
違うように配列されている半導体パッケージ、およびこ
のような半導体パッケージに対応して実装するためのプ
リント基盤上のランドパターン。
によりリード数が増加し半導体パッケージが小形化され
ても、半導体パッケージのリードを基板上のランドパタ
ーンに、高い信頼性を保ちつつはんだ付けできショート
を防止できるとともに、互いに隣接するリード間あるい
はランドパターン間の相互誘導雑音の発生を防止するこ
とのできる半導体パッケージおよびこのパッケージ実装
のためのランドパターンを提供すること。 【構成】 半導体パッケージ本体より突出する複数のリ
ードが、パッケージ本体からプリント配線基盤上に配置
されるべき位置までの距離が互いに隣接するもの同士で
違うように配列されている半導体パッケージ、およびこ
のような半導体パッケージに対応して実装するためのプ
リント基盤上のランドパターン。
Description
【０００１】
【産業上の利用分野】本発明は表面実装形半導体パッケ
ージおよび半導体パッケージ実装のためのランドパター
ンに関し、さらに詳しくは、半導体パッケージの高集積
化にともなう端子リード数の増加や半導体パッケージの
縮小化に対応するための、半導体パッケージ及びこの半
導体パッケージ実装のためランドパターンに関する。
ージおよび半導体パッケージ実装のためのランドパター
ンに関し、さらに詳しくは、半導体パッケージの高集積
化にともなう端子リード数の増加や半導体パッケージの
縮小化に対応するための、半導体パッケージ及びこの半
導体パッケージ実装のためランドパターンに関する。
【０００２】
【従来の技術】パッケージ本体を偏平に形成し、このパ
ッケージ本体より薄いリボン状のリードを突出させた半
導体パッケージが提供されており、この半導体パッケー
ジは一般に、プリント基盤上にはんだ付けで実装され、
使用されている。
ッケージ本体より薄いリボン状のリードを突出させた半
導体パッケージが提供されており、この半導体パッケー
ジは一般に、プリント基盤上にはんだ付けで実装され、
使用されている。
【０００３】この種の半導体パッケージにおいては、通
常、リードは大気による酸化反応がありその表面にほぼ
２０−１００Åのかなり薄い金属酸化膜が形成される。
このリード表面に形成される酸化膜によりはんだ付けし
難い状態を防ぐため、通常、はんだ付けの際には、ろう
付けペースト，ろう付けクリームなどが含有されたフラ
ックスを使用し、フラックスによりリードとろうの表面
を被覆し、溶融ろうとリードの酸化を物理的，化学的に
防止しながら、リードをプリント基盤上に形成された金
属パターン、すなわち、ランドパターンにはんだ付けす
るようになされている。
常、リードは大気による酸化反応がありその表面にほぼ
２０−１００Åのかなり薄い金属酸化膜が形成される。
このリード表面に形成される酸化膜によりはんだ付けし
難い状態を防ぐため、通常、はんだ付けの際には、ろう
付けペースト，ろう付けクリームなどが含有されたフラ
ックスを使用し、フラックスによりリードとろうの表面
を被覆し、溶融ろうとリードの酸化を物理的，化学的に
防止しながら、リードをプリント基盤上に形成された金
属パターン、すなわち、ランドパターンにはんだ付けす
るようになされている。
【０００４】このようなはんだ付けに適合なランドパタ
ーンの設計においては、はんだブリッジによる不良を防
止するため、実装される部品同士の間隔については、フ
ローはんだ付け（flow soldering) の場合は０．５ｍｍ
以上に、また、リフローはんだ付けの場合は最小０．３
ｍｍ以上に間隔をおくように設定されている。また、１
個の半導体パッケージに対するランドパターンの形状は
取付けられる半導体パッケージに対し、左，右が均等に
設計されなければならない。これは、はんだ付け時、冷
却時にはんだ量が多い方があとで凝固するので、交互応
力が出来てクラック現象が発生することを防ぐためであ
る。
ーンの設計においては、はんだブリッジによる不良を防
止するため、実装される部品同士の間隔については、フ
ローはんだ付け（flow soldering) の場合は０．５ｍｍ
以上に、また、リフローはんだ付けの場合は最小０．３
ｍｍ以上に間隔をおくように設定されている。また、１
個の半導体パッケージに対するランドパターンの形状は
取付けられる半導体パッケージに対し、左，右が均等に
設計されなければならない。これは、はんだ付け時、冷
却時にはんだ量が多い方があとで凝固するので、交互応
力が出来てクラック現象が発生することを防ぐためであ
る。
【０００５】このような一般的な技術によりランドパタ
ーン上に実装される半導体パッケージにおいては、近年
の半導体パッケージの高集積化により、リードの数が増
加する、ないし半導体パッケージが小形化，薄型化され
る傾向にあり、このような傾向により、互いに隣接する
リード同士の間隔が大変狭まる趨勢にある。例えば図３
（ａ），（ｂ）に示すような半導体パッケージ１におい
ては、複数のリード２は、互いの間隔が１．２５ｍｍで
パッケージ本体５より突出し、また、図４に示すような
半導体パッケージ１より小さいタイプの半導体パッケー
ジ１１においては、リード１２が、互いの間隔が０．５
ｍｍとなるように設けられている。さらに半導体パッケ
ージ１１よりも小型のタイプの半導体パッケージ２１に
おいては、リード２２が、互いの間隔が０．３５ｍｍで
設けられている。
ーン上に実装される半導体パッケージにおいては、近年
の半導体パッケージの高集積化により、リードの数が増
加する、ないし半導体パッケージが小形化，薄型化され
る傾向にあり、このような傾向により、互いに隣接する
リード同士の間隔が大変狭まる趨勢にある。例えば図３
（ａ），（ｂ）に示すような半導体パッケージ１におい
ては、複数のリード２は、互いの間隔が１．２５ｍｍで
パッケージ本体５より突出し、また、図４に示すような
半導体パッケージ１より小さいタイプの半導体パッケー
ジ１１においては、リード１２が、互いの間隔が０．５
ｍｍとなるように設けられている。さらに半導体パッケ
ージ１１よりも小型のタイプの半導体パッケージ２１に
おいては、リード２２が、互いの間隔が０．３５ｍｍで
設けられている。
【０００６】上述のような半導体パッケージ１をプリン
ト基盤上に実装するに際しては、図６に示したようなプ
リント配線基板上のランドパターン３が使用される。こ
の図６に示すように、ランドパターン３間の中心間距離
ｅは、リード２の中心間間隔と同様１．２５ｍｍである
が、ランドパターン３の互いに隣接し合う端縁同士の間
隔ｂは、前記ｅよりずっと狭く、約０．３〜０．５ｍｍ
になる。さらに、図４で示した半導体パッケージ１１の
場合には、中心間距離ｅが０．５ｍｍであるので、対応
するランドパターンにおける互いに隣接し合う端縁同士
の間隔ｂは、約０．１〜０．３ｍｍになってしまう。
ト基盤上に実装するに際しては、図６に示したようなプ
リント配線基板上のランドパターン３が使用される。こ
の図６に示すように、ランドパターン３間の中心間距離
ｅは、リード２の中心間間隔と同様１．２５ｍｍである
が、ランドパターン３の互いに隣接し合う端縁同士の間
隔ｂは、前記ｅよりずっと狭く、約０．３〜０．５ｍｍ
になる。さらに、図４で示した半導体パッケージ１１の
場合には、中心間距離ｅが０．５ｍｍであるので、対応
するランドパターンにおける互いに隣接し合う端縁同士
の間隔ｂは、約０．１〜０．３ｍｍになってしまう。
【０００７】このような状況において、半導体パッケー
ジ１の実装の場合には、リード２をランドパターン３上
に配置させる際に多少の誤差が発生しても、リード２あ
るいはランドパターン３間の中心間隔が比較的広いた
め、格別の問題が発生しなかった。しかし、図５に示す
ように、リード２２間間隔が０．３５ｍｍと非常に狭い
半導体パッケージ２１の場合には、対応するランドパタ
ーンの互いに隣接し合う端縁同士の間隔は約０．０５〜
０．１５ｍｍと狭まっており、実装に際して基板上のラ
ンドパターンにリード２２を配置させるとき、図６で仮
想線で示す位置４（斜線部分）のように、実装装備のわ
ずかな誤差あるいは各種外部環境原因によった実装誤差
が発生してしまうと、これらの相互間に誘導雑音が発生
し、部品機能上、発生したノイズが諸般機能を阻害する
おそれがある。また、ランドパターン内にリード２２が
収まるように殆ど誤差なく配置できたとしても、はんだ
付けの際に、互いに隣接するリード２２間、あるいは互
いに隣接するランドパターン間でショートして、不良を
誘発させるおそれがあった。
ジ１の実装の場合には、リード２をランドパターン３上
に配置させる際に多少の誤差が発生しても、リード２あ
るいはランドパターン３間の中心間隔が比較的広いた
め、格別の問題が発生しなかった。しかし、図５に示す
ように、リード２２間間隔が０．３５ｍｍと非常に狭い
半導体パッケージ２１の場合には、対応するランドパタ
ーンの互いに隣接し合う端縁同士の間隔は約０．０５〜
０．１５ｍｍと狭まっており、実装に際して基板上のラ
ンドパターンにリード２２を配置させるとき、図６で仮
想線で示す位置４（斜線部分）のように、実装装備のわ
ずかな誤差あるいは各種外部環境原因によった実装誤差
が発生してしまうと、これらの相互間に誘導雑音が発生
し、部品機能上、発生したノイズが諸般機能を阻害する
おそれがある。また、ランドパターン内にリード２２が
収まるように殆ど誤差なく配置できたとしても、はんだ
付けの際に、互いに隣接するリード２２間、あるいは互
いに隣接するランドパターン間でショートして、不良を
誘発させるおそれがあった。
【０００８】
【発明が解決しようとする課題】本発明は上述の問題点
を解決するためのもので、本発明の目的は、表面実装形
半導体パッケージの高集積化趨勢によりリード数が増加
し半導体パッケージが小形化されても、半導体パッケー
ジのリードを基板上のランドパターンに、高い信頼性を
保ちつつはんだ付けできてショートを防止できるととも
に、互いに隣接するリード間あるいはランドパターン間
の相互誘導雑音の発生を防止することのできる半導体パ
ッケージおよびこのパッケージ実装のためのランドパタ
ーンを提供することにある。
を解決するためのもので、本発明の目的は、表面実装形
半導体パッケージの高集積化趨勢によりリード数が増加
し半導体パッケージが小形化されても、半導体パッケー
ジのリードを基板上のランドパターンに、高い信頼性を
保ちつつはんだ付けできてショートを防止できるととも
に、互いに隣接するリード間あるいはランドパターン間
の相互誘導雑音の発生を防止することのできる半導体パ
ッケージおよびこのパッケージ実装のためのランドパタ
ーンを提供することにある。
【０００９】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明に係る半導体パッケージは、プリント配線
基盤上に設置されるべく設けられ、パッケージ本体より
突出する複数のリードを有する半導体バッケージにおい
て、前記複数のリードが、前記パッケージ本体からプリ
ント配線基盤上に配置されるべき位置までの距離が互い
に隣接するもの同士で違うように配列されていることを
特徴とするものである。
めに、本発明に係る半導体パッケージは、プリント配線
基盤上に設置されるべく設けられ、パッケージ本体より
突出する複数のリードを有する半導体バッケージにおい
て、前記複数のリードが、前記パッケージ本体からプリ
ント配線基盤上に配置されるべき位置までの距離が互い
に隣接するもの同士で違うように配列されていることを
特徴とするものである。
【００１０】また、本発明に係る半導体パッケージ実装
のためのランドパターンは、半導体パッケージが実装さ
れるプリント配線基盤上のラントパターンであって、隣
接する同士が互いに配置位置がずれるように設けられ、
半導体パッケージのパッケージ本体からプリント配線基
盤上に配置されるべき位置までの距離が違うようにパッ
ケージ本体より突出して設けられる複数のリードに対応
できるものであることを特徴とする。
のためのランドパターンは、半導体パッケージが実装さ
れるプリント配線基盤上のラントパターンであって、隣
接する同士が互いに配置位置がずれるように設けられ、
半導体パッケージのパッケージ本体からプリント配線基
盤上に配置されるべき位置までの距離が違うようにパッ
ケージ本体より突出して設けられる複数のリードに対応
できるものであることを特徴とする。
【００１１】
【作用】上記のような構成による半導体パッケージおよ
びこの半導体パッケージ実装のためのランドパターンを
用いるならば、リードあるいはランドパターン同士の実
質的な間隔が広く取れるため、表面実装形半導体パッケ
ージの高集積化趨勢によりリード数が増加し半導体パッ
ケージが小形化されても、半導体パッケージのリードを
基板上のランドパターンに、高い信頼性を保ちつつはん
だ付けできショートの発生を防止できるとともに、互い
に隣接するリード間あるいはランドパターン間の相互誘
導雑音の発生を防止することができる。
びこの半導体パッケージ実装のためのランドパターンを
用いるならば、リードあるいはランドパターン同士の実
質的な間隔が広く取れるため、表面実装形半導体パッケ
ージの高集積化趨勢によりリード数が増加し半導体パッ
ケージが小形化されても、半導体パッケージのリードを
基板上のランドパターンに、高い信頼性を保ちつつはん
だ付けできショートの発生を防止できるとともに、互い
に隣接するリード間あるいはランドパターン間の相互誘
導雑音の発生を防止することができる。
【００１２】
【実施例】以下、本発明による半導体パッケージおよび
半導体パッケージ実装のためのランドパターンを添付の
図１（ａ），（ｂ），および図２を用いて詳細に説明す
る。
半導体パッケージ実装のためのランドパターンを添付の
図１（ａ），（ｂ），および図２を用いて詳細に説明す
る。
【００１３】図１（ａ），（ｂ）はそれぞれ、本発明に
係る半導体パッケージ３１の平面図および正面図を示す
ものである。半導体パッケージ３１は、第２図に示すプ
リント基盤上のランドパターン３３上に配置，実装され
るものである。この半導体パッケージ３１においては、
複数のリード３２は、パッケージ本体３０からプリント
配線基盤上に配置されるべき位置までの距離が互いに隣
接するもの同士で違うように配列されている。すなわ
ち、図１（ａ），（ｂ）に示すように、パッケージ本体
３０からプリント配線基盤上に配置されるべき位置まで
の距離が２つに設定され、複数のリード３２が互いに隣
接する同士で互い違いに配置されている。このため、パ
ッケージ本体１辺から突出する複数のリードが１列に並
んで配列されている従来のタイプの半導体パッケージに
おいては、図１（ｂ）でＣで示すような実装幅を有する
こととなるが、本願に係る半導体パッケージ３１におい
ては、図１（ｂ）でＢで示すような実装幅を有すること
となる。
係る半導体パッケージ３１の平面図および正面図を示す
ものである。半導体パッケージ３１は、第２図に示すプ
リント基盤上のランドパターン３３上に配置，実装され
るものである。この半導体パッケージ３１においては、
複数のリード３２は、パッケージ本体３０からプリント
配線基盤上に配置されるべき位置までの距離が互いに隣
接するもの同士で違うように配列されている。すなわ
ち、図１（ａ），（ｂ）に示すように、パッケージ本体
３０からプリント配線基盤上に配置されるべき位置まで
の距離が２つに設定され、複数のリード３２が互いに隣
接する同士で互い違いに配置されている。このため、パ
ッケージ本体１辺から突出する複数のリードが１列に並
んで配列されている従来のタイプの半導体パッケージに
おいては、図１（ｂ）でＣで示すような実装幅を有する
こととなるが、本願に係る半導体パッケージ３１におい
ては、図１（ｂ）でＢで示すような実装幅を有すること
となる。
【００１４】一方、図２は、前記半導体パッケージ３１
を実装するためのランドパターン３３を示している。こ
の複数からなるランドパターン３３においては、隣接す
る同士が互いに配置位置がずれるように設けられ、半導
体パッケージ３１のパッケージ本体３０からプリント配
線基盤上に配置されるべき位置までの距離が違うように
パッケージ本体３０より突出して設けられる複数のリー
ド３２に対応できるものとなっている。すなわち、半導
体パッケージ３１の１辺より突出される複数のリード３
２に対応する複数のランドパターン３３においては、１
つ置き毎のランドパターンが１列に並び、２つの列に沿
って隣接する同士が互い違いに配置されている。
を実装するためのランドパターン３３を示している。こ
の複数からなるランドパターン３３においては、隣接す
る同士が互いに配置位置がずれるように設けられ、半導
体パッケージ３１のパッケージ本体３０からプリント配
線基盤上に配置されるべき位置までの距離が違うように
パッケージ本体３０より突出して設けられる複数のリー
ド３２に対応できるものとなっている。すなわち、半導
体パッケージ３１の１辺より突出される複数のリード３
２に対応する複数のランドパターン３３においては、１
つ置き毎のランドパターンが１列に並び、２つの列に沿
って隣接する同士が互い違いに配置されている。
【００１５】したがって、図２に示すように、互いに隣
接するランドパターン３３の中心間距離ｅは狭いが、実
質的なランドパターン３３間距離、すなわち、１つおい
た隣のランドパターン３３の互いに対向し合う端縁間の
距離ｂは、前記中心間距離ｅより広く取ることができ
る。ここで、表面実装形半導体パッケージ３１の高集積
化によるリード３２数の増加や半導体パッケージ３１の
小形化によってリードあるいはこれらの実装のためのラ
ンドパターン３３の中心間距離ｅが約０．３ｍｍ以下で
形成される場合であっても、実質的なランドパターン３
３間距離ｂを約０．０５〜０．１５ｍｍと、形成すべき
規格値を満足することができる。
接するランドパターン３３の中心間距離ｅは狭いが、実
質的なランドパターン３３間距離、すなわち、１つおい
た隣のランドパターン３３の互いに対向し合う端縁間の
距離ｂは、前記中心間距離ｅより広く取ることができ
る。ここで、表面実装形半導体パッケージ３１の高集積
化によるリード３２数の増加や半導体パッケージ３１の
小形化によってリードあるいはこれらの実装のためのラ
ンドパターン３３の中心間距離ｅが約０．３ｍｍ以下で
形成される場合であっても、実質的なランドパターン３
３間距離ｂを約０．０５〜０．１５ｍｍと、形成すべき
規格値を満足することができる。
【００１６】従って、基板上のランドパターン３３にリ
ード３２を配置させるとき、図２で仮想線で示す位置３
４（斜線部分）のように、実装装備のわずかな誤差ある
いは各種外部環境原因によって半導体パッケージ３１の
リード３２とランドパターン３３が位置ずれを生じて
も、実質的なランドパターン３３間間隔ｂに余裕がある
ため、はんだ付けによる実装工程時、リード３２間、あ
るいはランドパターン３３間にショートが発生すること
を防ぐことができ、また、これらリード３２間あるいは
ランドパターン３３間に誘導雑音も発生しなくてノイズ
を防止することができる。すなわち、実際的なランドパ
ターン間間隔ｂが広くなるので、半導体パッケージ３１
はより縮小化され、同形のパッケージ本体においてリー
ド数が増加しても、半導体パッケージのリードを基板上
のランドパターンに、高い信頼性を保ちつつはんだ付け
してショートの発生を防止できるとともに、互いに隣接
するリード間あるいはランドパターン間の相互誘導雑音
発生を防止することができる。これにより、製品の不良
を防止し、大幅に歩留まりを向上させることができる。
ード３２を配置させるとき、図２で仮想線で示す位置３
４（斜線部分）のように、実装装備のわずかな誤差ある
いは各種外部環境原因によって半導体パッケージ３１の
リード３２とランドパターン３３が位置ずれを生じて
も、実質的なランドパターン３３間間隔ｂに余裕がある
ため、はんだ付けによる実装工程時、リード３２間、あ
るいはランドパターン３３間にショートが発生すること
を防ぐことができ、また、これらリード３２間あるいは
ランドパターン３３間に誘導雑音も発生しなくてノイズ
を防止することができる。すなわち、実際的なランドパ
ターン間間隔ｂが広くなるので、半導体パッケージ３１
はより縮小化され、同形のパッケージ本体においてリー
ド数が増加しても、半導体パッケージのリードを基板上
のランドパターンに、高い信頼性を保ちつつはんだ付け
してショートの発生を防止できるとともに、互いに隣接
するリード間あるいはランドパターン間の相互誘導雑音
発生を防止することができる。これにより、製品の不良
を防止し、大幅に歩留まりを向上させることができる。
【００１７】ここで、前記はんだ付け工程において、一
般に全体加熱方式としては、赤外線法、ＶＰＳ (Vapor
Phase Soldering)法、エアリフロー法などが使用され、
局部加熱方式としては加熱トール法，レーザー法，光ビ
ーム法，エアヒーター法などが使用できる。しかし本発
明では主に全体加熱方式を使用する。赤外線法は赤外線
の放射熱で加熱したあと、２２５〜２３５℃にて３−５
秒間近赤外線ではんだ付けする。ＶＰＳ法は不活性溶剤
の蒸気で加熱したあと２１５℃から１０−３０秒間はん
だ付けする。エアリフロー法はホットプレート(Hot Pla
te) から発生する熱伝導で加熱したあと２１５〜２３５
℃から３−８秒間はんだ付けする。
般に全体加熱方式としては、赤外線法、ＶＰＳ (Vapor
Phase Soldering)法、エアリフロー法などが使用され、
局部加熱方式としては加熱トール法，レーザー法，光ビ
ーム法，エアヒーター法などが使用できる。しかし本発
明では主に全体加熱方式を使用する。赤外線法は赤外線
の放射熱で加熱したあと、２２５〜２３５℃にて３−５
秒間近赤外線ではんだ付けする。ＶＰＳ法は不活性溶剤
の蒸気で加熱したあと２１５℃から１０−３０秒間はん
だ付けする。エアリフロー法はホットプレート(Hot Pla
te) から発生する熱伝導で加熱したあと２１５〜２３５
℃から３−８秒間はんだ付けする。
【００１８】本発明は、技術的思想が逸脱しない範囲内
で上述の本実施例に限定されず、多様な変化が可能であ
る。
で上述の本実施例に限定されず、多様な変化が可能であ
る。
【００１９】
【発明の効果】以上のように本発明による半導体パッケ
ージおよびこの半導体パッケージ実装のためのランドパ
ターンを用いるならば、リードあるいはランドパターン
同士の実質的な間隔が広く取れるため、表面実装形半導
体パッケージの高集積化趨勢によりリード数が増加し半
導体パッケージが小形化されても、半導体パッケージの
リードを基板上のランドパターンに、高い信頼性を保ち
つつはんだ付けできショートの発生を防止できるととも
に、互いに隣接するリード間あるいはランドパターン間
の相互誘導雑音の発生を防止することができる。
ージおよびこの半導体パッケージ実装のためのランドパ
ターンを用いるならば、リードあるいはランドパターン
同士の実質的な間隔が広く取れるため、表面実装形半導
体パッケージの高集積化趨勢によりリード数が増加し半
導体パッケージが小形化されても、半導体パッケージの
リードを基板上のランドパターンに、高い信頼性を保ち
つつはんだ付けできショートの発生を防止できるととも
に、互いに隣接するリード間あるいはランドパターン間
の相互誘導雑音の発生を防止することができる。
【図１】本発明に係る半導体パッケージの一実施例を示
し、図１（ａ），（ｂ）はそれぞれ、平面図および正面
図である。
し、図１（ａ），（ｂ）はそれぞれ、平面図および正面
図である。
【図２】図１に示した半導体パッケージの実装のための
ランドパターンを示す平面図である。
ランドパターンを示す平面図である。
【図３】従来の半導体パッケージの一例を示し、図３
（ａ），（ｂ）はそれぞれ、平面図および正面図であ
る。
（ａ），（ｂ）はそれぞれ、平面図および正面図であ
る。
【図４】従来の半導体パッケージのその他の一例を示す
平面図である。
平面図である。
【図５】従来の半導体パッケージのその他の一例を示す
平面図である。
平面図である。
【図６】図３に示した従来の半導体パッケージの実装の
ためのランドパターンを示す平面図である。
ためのランドパターンを示す平面図である。
Claims (4)
- 【請求項１】 プリント配線基盤上に設置されるべく設
けられ、パッケージ本体より突出する複数のリードを有
する半導体バッケージにおいて、前記複数のリードが、
前記パッケージ本体からプリント配線基盤上に配置され
るべき位置までの距離が互いに隣接するもの同士で違う
ように配列されていることを特徴とする半導体パッケー
ジ。 - 【請求項２】 前記パッケージ本体からプリント配線基
盤上に配置されるべき位置までの距離が２つに設定さ
れ、前記複数のリードが互いに隣接する同士で互い違い
に配置されることを特徴とする請求項１記載の半導体パ
ッケージ。 - 【請求項３】 半導体パッケージが実装されるプリント
配線基盤上のラントパターンであって、隣接する同士が
互いに配置位置がずれるように設けられ、半導体パッケ
ージのパッケージ本体からプリント配線基盤上に配置さ
れるべき位置までの距離が違うようにパッケージ本体よ
り突出して設けられる複数のリードに対応できるもので
あることを特徴とする半導体パッケージ実装のためのラ
ンドパターン。 - 【請求項４】 １つ置き毎のランドパターンが１列に並
び、２つの列に沿って隣接する同士が互い違いに配置さ
れることを特徴とする請求項３記載の半導体パッケージ
実装たのめのランドパターン。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR910015764 | 1991-09-10 | ||
| KR1992-6933 | 1992-04-24 | ||
| KR1991-15764 | 1992-04-24 | ||
| KR920006933 | 1992-04-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211267A true JPH05211267A (ja) | 1993-08-20 |
Family
ID=26628737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4242199A Pending JPH05211267A (ja) | 1991-09-10 | 1992-09-10 | パッケージ及び半導体パッケージ装置のためのランドパターン |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH05211267A (ja) |
| DE (1) | DE4228253A1 (ja) |
| GB (1) | GB9216327D0 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE9413494U1 (de) * | 1994-08-22 | 1995-09-21 | Siemens AG, 80333 München | Anordnung zur Verbindung elektrischer Anschlüsse sowie Vorrichtung zur Vorbehandlung drahtförmiger elektrischer Anschlüsse für eine derartige Anordnung |
| JP6582678B2 (ja) * | 2015-07-27 | 2019-10-02 | 三菱電機株式会社 | 半導体装置 |
| JP7166874B2 (ja) * | 2018-10-25 | 2022-11-08 | 古河電気工業株式会社 | 光モジュール実装基板および容器実装基板 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6113654A (ja) * | 1984-06-29 | 1986-01-21 | Toshiba Corp | 電子部品 |
| JPS6343430B2 (ja) * | 1980-03-13 | 1988-08-30 | Ricoh Kk | |
| JPS63229741A (ja) * | 1987-03-19 | 1988-09-26 | Alps Electric Co Ltd | Ｉｃのリ−ド端子接続構造 |
| JPS6355447B2 (ja) * | 1982-05-13 | 1988-11-02 | Nippon Denso Co | |
| JPH0265265A (ja) * | 1988-08-31 | 1990-03-05 | Nec Corp | 半導体ケース |
-
1992
- 1992-07-31 GB GB929216327A patent/GB9216327D0/en active Pending
- 1992-08-25 DE DE4228253A patent/DE4228253A1/de not_active Withdrawn
- 1992-09-10 JP JP4242199A patent/JPH05211267A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6343430B2 (ja) * | 1980-03-13 | 1988-08-30 | Ricoh Kk | |
| JPS6355447B2 (ja) * | 1982-05-13 | 1988-11-02 | Nippon Denso Co | |
| JPS6113654A (ja) * | 1984-06-29 | 1986-01-21 | Toshiba Corp | 電子部品 |
| JPS63229741A (ja) * | 1987-03-19 | 1988-09-26 | Alps Electric Co Ltd | Ｉｃのリ−ド端子接続構造 |
| JPH0265265A (ja) * | 1988-08-31 | 1990-03-05 | Nec Corp | 半導体ケース |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9216327D0 (en) | 1992-09-16 |
| DE4228253A1 (de) | 1993-03-11 |
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