JPH0520145U - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 高速のシステムクロック時にもレディ信号が
次のバスサイクルにかかることなく受け渡される情報処
理装置を得る。 【構成】 ＣＰＵからのデータストローブ信号イは波頭
微分回路５でＣＰＵがレディ信号を受取るクロックに同
期して波頭微分される。この信号ロはＷＡＩＴ回路６で
ＷＡＩＴがかけられ、ＷＡＩＴセレクト回路７でセレク
トされ、レディ信号ホとしてＣＰＵへ転送される。ＣＰ
Ｕがレディ信号を受取らなかった場合、ＣＰＵ監視回路
８は信号ヘをアサートせず、レディ信号再発回路９は再
度レディ信号を発する。レディ信号再発回路はＣＰＵが
レディ信号を受取るまで何度もレディ信号を発する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案はＣＰＵにより各周辺装置を制御する情報処理装置に関する物である 。

【０００２】

【従来の技術】

図３は情報処理装置の構成図である。１はＣＰＵ、２はＣＰＵ１から出たバス ライン、３はＣＰＵ１により制御される周辺装置、４はＣＰＵ１が周辺装置３を アクセスした時データの受け渡しを行う準備ができたことをＣＰＵ１に知らせる レディ信号発生装置である。図４は従来の図３のレディ信号発生装置４の構成図 である。６は図３のＣＰＵ１から出力されるデータストローブ信号（ＤＳ信号） イをシステムクロックに同期してシフトさせるＷＡＩＴ回路である。７はＷＡＩ Ｔ回路６から出力された数種のデータストローブ信号にＷＡＩＴをかけた信号ハ とＷＡＩＴ数を選択するセレクト信号ニにより期待したＷＡＩＴ数たった後にレ ディ信号ホを返すＷＡＩＴセレクト回路である。

【０００３】 次に動作について説明する。図３のＣＰＵ１から出力されたＤＳ信号イはＷＡ ＩＴ回路６でシステムクロックに同期してシフトされ、ＷＡＩＴ数の違う数種の 信号ハを出力する。信号ハはＷＡＩＴセレクト回路７でセレクト信号ニによって セレクトされ、期待されるＷＡＩＴ数たったレディ信号ホがＣＰＵ１へ送られる 。ＣＰＵ１はレディ信号ホを受取るとＤＳ信号イをディセーブルにし、バスサイ クルを終了する。ＷＡＩＴ回路６はＤＳ信号イがディセーブルされたのを見てレ ディ信号をディセーブルにする。

【０００４】

【考案が解決しようとする課題】

従来の情報処理装置は以上の様に構成されているので、高速のシステムクロッ クになると、相対的にＤＳ信号がディセーブルになるのが遅れ、レディ信号をデ ィセーブルにするタイミングが遅れ、次のバスサイクルにかかってしまう恐れが あり、誤動作が起こってしまう問題があった。

【０００５】 この考案は上記のような課題を解決するためになされたもので、次のバスサイ クルにレディ信号がかからないような情報処理装置を得ることを目的としている 。さらに高速のシステムクロックでも確実にレディ信号を受け渡すことを目的と している。

【０００６】

【課題を解決するための手段】

この考案に係る情報処理装置は、周辺装置側がレディ信号を出す際にＷＡＩＴ を入れた後ＣＰＵのレディ信号を受付けるクロックに同期してレディ信号を発す るものである。

【０００７】 更にＣＰＵを監視し、レディ信号を受取るまで何度も信号を発するものである 。

【０００８】

【作用】

この考案における情報処理装置は、周辺装置側がレディ信号を出す際にＷＡＩ Ｔを入れた後ＣＰＵのレディ信号を受付けるクロックに同期してレディ信号を発 することによってレディ信号が次のバスサイクルにかかることを防いでいる。

【０００９】 また高速のクロック時にはＣＰＵを監視し、レディ信号が受取られなければ何 度も信号を発することでクリティカルパスに対してもタイムアウトエラーを起こ さなくなる。

【００１０】

【実施例】

実施例１． 以下この考案の実施例を図について説明する。図１は図３で使用されるレディ 信号発生回路の構成図である。５は図３のＣＰＵ１から出力されるＤＳ信号イを レディ信号を受付けるクロックに同期して波頭微分する回路である。波頭微分回 路５から出力された信号ロはＷＡＩＴ回路６で数種類のＷＡＩＴがかけられる。 数種類のＷＡＩＴがかかった信号ハはＷＡＩＴセレクト回路７でセレクト信号ニ によってセレクトされ、レディ信号ホとしてＣＰＵに送られる。

【００１１】 前記のように構成された情報処理装置では、ＣＰＵ１から出力されるＤＳ信号 イをＣＰＵがレディ信号を受付けるクロックに同期して波頭微分したものをレデ ィ信号のもととしているため、システムクロックが高速になりＤＳ信号がディセ ーブルになるのが相対的に遅くなっても、レディ信号が次のバスサイクルにかか ることはない。

【００１２】 実施例２． なお上記実施例ではレディ信号をＣＰＵとシェイクハンドなしで１回だけ出力 していたが、本実施例では図２のようにＣＰＵ監視回路８でＤＳ信号イを監視し ており、１回目のレディ信号ホでＤＳ信号イがディセーブルになった場合、ＣＰ Ｕがレディ信号ホを受取ったと判断し、信号ヘをレディ信号再発回路９に出力す る。レディ信号再発回路９では１回目のレディ信号ホで信号ヘがアサートされれ ば動作を中止し、アサートされなければ２回目のレディ信号トを数クロック後に 出力する。以降ＣＰＵ監視回路８が信号ヘをアサートするまでレディ信号トを出 力する。

【００１３】

【考案の効果】

以上のようにこの考案によれば、情報処理装置のレディ信号発生回路がＣＰＵ のレディ信号を受取るクロックに同期して出力されるため、高速のシステムクロ ック時にも次のバスサイクルにかかることなくレディ信号が送られる。

【００１４】 また図２のように、ＣＰＵ監視回路８とレディ信号再発回路９を加えることで 、ＣＰＵとシェイクハンドしてレディ信号を送ることができるため、装置の信頼 性を上げることができる。

【図面の簡単な説明】

【図１】この考案の一実施例によるレディ信号発生回路
のブロック図である。

【図２】この考案の他の実施例を示すレディ信号発生回
路のブロック図である。

【図３】情報処理装置の構成図である。

【図４】従来のレディ信号発生回路のブロック図であ
る。

【符号の説明】

１ ＣＰＵ ２ ＣＰＵバス ３ 周辺装置 ４ レディ信号発生回路 ５ 波頭微分回路 ６ ＷＡＩＴ回路 ７ ＷＡＩＴセレクト回路 ８ ＣＰＵ監視回路 ９ レディ信号再発回路

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 ＣＰＵとそのＣＰＵによりアクセスされ
   る周辺装置、この各周辺装置に付随し、ＣＰＵからのア
   クセスに対しＷＡＩＴを入れてデータの受け渡しの準備
   ができたことをＣＰＵに知らせるレディ信号発生回路、
   このレディ信号発生回路がＣＰＵのレディ信号を受取る
   クロックに同期して転送されることを特徴とする情報処
   理装置。
2. 【請求項２】 レディ信号発生回路がＣＰＵを監視し、
   ＣＰＵがレディ信号を受取るまでレディ信号を何度も発
   生することを特徴とする請求項第一項記載の情報処理装
   置。