JPH05198160A - デジタルオーディオシステムのｒａｍアドレスコントロール装置 - Google Patents
デジタルオーディオシステムのｒａｍアドレスコントロール装置Info
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- JPH05198160A JPH05198160A JP9961392A JP9961392A JPH05198160A JP H05198160 A JPH05198160 A JP H05198160A JP 9961392 A JP9961392 A JP 9961392A JP 9961392 A JP9961392 A JP 9961392A JP H05198160 A JPH05198160 A JP H05198160A
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- G11C2207/16—Solid state audio
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
- Electrophonic Musical Instruments (AREA)
- Complex Calculations (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【構成】 本発明はデジタルオーディオシステムのＲＡ
Ｍアドレスコントロール装置に関し、特に、同期カウン
タと、並列加算器と、トリステートバッファと、トリス
テートインバータとからなっている。 【効果】 これにより、ＲＡＭのリード／ライトアドレ
スをコントロールすることができるため、一定な遅延時
間を得られ、かつ一定時間差を有する色々の遅延を１ｍ
ｓｅｃ誤差以内に正確にコントロールすることができる
ため、外部からの遅延セッティングのみで望む程度の遅
延コントロールが可能であり、また内部論理回路を極め
て簡単にすることにより、チップサイズを小さくするこ
とができる。
Ｍアドレスコントロール装置に関し、特に、同期カウン
タと、並列加算器と、トリステートバッファと、トリス
テートインバータとからなっている。 【効果】 これにより、ＲＡＭのリード／ライトアドレ
スをコントロールすることができるため、一定な遅延時
間を得られ、かつ一定時間差を有する色々の遅延を１ｍ
ｓｅｃ誤差以内に正確にコントロールすることができる
ため、外部からの遅延セッティングのみで望む程度の遅
延コントロールが可能であり、また内部論理回路を極め
て簡単にすることにより、チップサイズを小さくするこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタルオーディオシ
ステム（Ｄｉｇｉｔａｌ Ａｕｄｉｏ Ｓｙｓｔｅｍ）
のＲＡＭアドレスコントロール装置に関し、特にＲＡＭ
をより効率的に活用できるようにプリセット（ｐｒｅｓ
ｅｔ）を可能にしたデジタルオーディオシステムのＲＡ
Ｍアドレスコントロール装置に関する。
ステム（Ｄｉｇｉｔａｌ Ａｕｄｉｏ Ｓｙｓｔｅｍ）
のＲＡＭアドレスコントロール装置に関し、特にＲＡＭ
をより効率的に活用できるようにプリセット（ｐｒｅｓ
ｅｔ）を可能にしたデジタルオーディオシステムのＲＡ
Ｍアドレスコントロール装置に関する。
【０００２】
【従来の技術と問題点】一般に、サラウンドオーディオ
システムもしくは音場再現システムでは、スピーカから
流れて来る音が全部反射されて戻って来るので、長い
か、又は短い時間差を持って受信され、時間差音が現わ
れる。従って、サラウンドオーディオシステムや音場再
現システムは、サラウンド方式の中心的な処理に必要な
機器であり、後から反射音が現われるため、時間遅延処
理システムが必ず必要である。この際、遅延時差を大き
くするのは、反射の大きくて広い環境の再現であると考
えてもよいが、遅延時差が長すぎると不自然となり、ま
た遅延時差を制御することが難しくなるという問題点が
発生する。従って、本発明の目的は、オーディオサラウ
ンド処理装置に用いられるＲＡＭコントロール装置にお
いて、ＲＡＭのリード／ライトアドレスをコントロール
して一定な遅延を得ることができ、一定な時間差を有す
る色々の遅延を１ｍｓｅｃ誤差以内に正確にコントロー
ルできるＲＡＭアドレスコントロール（ＲＡＭ ａｄｄ
ｒｅｓｓ ｃｎｏｔｒｏｌ）装置を提供することにあ
る。
システムもしくは音場再現システムでは、スピーカから
流れて来る音が全部反射されて戻って来るので、長い
か、又は短い時間差を持って受信され、時間差音が現わ
れる。従って、サラウンドオーディオシステムや音場再
現システムは、サラウンド方式の中心的な処理に必要な
機器であり、後から反射音が現われるため、時間遅延処
理システムが必ず必要である。この際、遅延時差を大き
くするのは、反射の大きくて広い環境の再現であると考
えてもよいが、遅延時差が長すぎると不自然となり、ま
た遅延時差を制御することが難しくなるという問題点が
発生する。従って、本発明の目的は、オーディオサラウ
ンド処理装置に用いられるＲＡＭコントロール装置にお
いて、ＲＡＭのリード／ライトアドレスをコントロール
して一定な遅延を得ることができ、一定な時間差を有す
る色々の遅延を１ｍｓｅｃ誤差以内に正確にコントロー
ルできるＲＡＭアドレスコントロール（ＲＡＭ ａｄｄ
ｒｅｓｓ ｃｎｏｔｒｏｌ）装置を提供することにあ
る。
【０００３】
【問題点を解決するための手段】上述した目的を達成す
るための本発明は、クロック信号により同期して入力さ
れたデータを行と列のアドレスに提供する同期カウンタ
と、前記同期カウンタの出力アドレスのうち、行アドレ
スが提供され、バッファリングして出力する第１トリス
テートバッファと、ライトイネーブル（ＷＥ（反転）：
ＷＥ信号の反転信号を表わす又はアクティブローを表わ
す）の制御により電圧（ＶＤＤ）を出力する第２トリス
テートインバータと、ＲＯＭに貯蔵されたデータを、前
記ライトイネーブル（ＷＥ（反転））により選択的に出
力する第１トリステートインバータと、前記同期カウン
タの出力信号のうち、列アドレスと、前記第１トリステ
ートインバータの出力アドレスを加える加算器と、前記
加算器の出力信号を入力して列アドレスを出力する第２
トリステートバッファとを具備し、デジタル信号の遅延
をより効率的に具現することを特徴とする。
るための本発明は、クロック信号により同期して入力さ
れたデータを行と列のアドレスに提供する同期カウンタ
と、前記同期カウンタの出力アドレスのうち、行アドレ
スが提供され、バッファリングして出力する第１トリス
テートバッファと、ライトイネーブル（ＷＥ（反転）：
ＷＥ信号の反転信号を表わす又はアクティブローを表わ
す）の制御により電圧（ＶＤＤ）を出力する第２トリス
テートインバータと、ＲＯＭに貯蔵されたデータを、前
記ライトイネーブル（ＷＥ（反転））により選択的に出
力する第１トリステートインバータと、前記同期カウン
タの出力信号のうち、列アドレスと、前記第１トリステ
ートインバータの出力アドレスを加える加算器と、前記
加算器の出力信号を入力して列アドレスを出力する第２
トリステートバッファとを具備し、デジタル信号の遅延
をより効率的に具現することを特徴とする。
【０００４】
【実施例】以下、本発明の実施例を添付した図面を参照
して詳細に説明する。図１は、本発明のＲＡＭアドレス
コントロール装置のブロック図を示したもので、１６ビ
ット並列データに合わせて４×６４ｋＲＡＭに適用する
場合の説明である。クロック（ｃｌｏｃｋ）信号により
同期される１６ビット同期カウンタ１は、入力されるデ
ータをカウントし、１６ビット同期カウンタ１の下位８
ビットを行アドレス（Ｒｏｗ ａｄｄｒｅｓｓ）として
提供し、上位８ビットは列アドレス（Ｃｏｌｕｍｎ ａ
ｄｄｒｅｓｓ）として提供する。従って、１６ビット同
期カウンタ１の下位８ビットは第１の８ビットトリステ
ートバッファ３に、上位８ビットは８ビット並列加算器
２に連結され、各々行列アドレスを提供する。この際、
第１の８ビットトリステートバッファ３に提供された８
ビットのうち下位２ビットは、１６ビットデータを４ビ
ットずつ４個に分ける役割をする。ＲＯＭ（図示せず）
に内蔵された８ビットデータＤ１〜Ｄ８と連結された第
１の８ビットトリステートインバータ５は、ライトイネ
ーブル信号（ｗｒｉｔｅ ｅｎａｂｌｅ信号：ＷＥ（反
転））により制御され、第２の８ビットトリステートイ
ンバータ６もライトイネーブル信号（ＷＥ（反転））に
より制御される。ライトモード（ｗｒｉｔｅ ｍｏｄ
ｅ）の時、ライトイネーブル信号（ＷＥ（反転））が
“Ｌ”状態になり出力モードとなると、第２の８ビット
トリステートインバータ６の端子Ｏは“Ｈ”状態に、端
子ＯＢは“Ｌ”状態になり、第２の８ビットトリステー
ト６がインバータ機能をするようなって“００００ ０
０００”を出力する。この時、第１の８ビットトリステ
ートインバータ５と連結されたデータＤ１〜Ｄ８は、前
記第２の８ビットトリステートインバータ６の出力によ
り制御され、データ値が加算器２に出力されない。
して詳細に説明する。図１は、本発明のＲＡＭアドレス
コントロール装置のブロック図を示したもので、１６ビ
ット並列データに合わせて４×６４ｋＲＡＭに適用する
場合の説明である。クロック（ｃｌｏｃｋ）信号により
同期される１６ビット同期カウンタ１は、入力されるデ
ータをカウントし、１６ビット同期カウンタ１の下位８
ビットを行アドレス（Ｒｏｗ ａｄｄｒｅｓｓ）として
提供し、上位８ビットは列アドレス（Ｃｏｌｕｍｎ ａ
ｄｄｒｅｓｓ）として提供する。従って、１６ビット同
期カウンタ１の下位８ビットは第１の８ビットトリステ
ートバッファ３に、上位８ビットは８ビット並列加算器
２に連結され、各々行列アドレスを提供する。この際、
第１の８ビットトリステートバッファ３に提供された８
ビットのうち下位２ビットは、１６ビットデータを４ビ
ットずつ４個に分ける役割をする。ＲＯＭ（図示せず）
に内蔵された８ビットデータＤ１〜Ｄ８と連結された第
１の８ビットトリステートインバータ５は、ライトイネ
ーブル信号（ｗｒｉｔｅ ｅｎａｂｌｅ信号：ＷＥ（反
転））により制御され、第２の８ビットトリステートイ
ンバータ６もライトイネーブル信号（ＷＥ（反転））に
より制御される。ライトモード（ｗｒｉｔｅ ｍｏｄ
ｅ）の時、ライトイネーブル信号（ＷＥ（反転））が
“Ｌ”状態になり出力モードとなると、第２の８ビット
トリステートインバータ６の端子Ｏは“Ｈ”状態に、端
子ＯＢは“Ｌ”状態になり、第２の８ビットトリステー
ト６がインバータ機能をするようなって“００００ ０
０００”を出力する。この時、第１の８ビットトリステ
ートインバータ５と連結されたデータＤ１〜Ｄ８は、前
記第２の８ビットトリステートインバータ６の出力によ
り制御され、データ値が加算器２に出力されない。
【０００５】従って、１６ビット同期カウンタ１から出
力された列アドレスＡ０〜Ａ７が８ビット加算器２を経
てそのまま第２の８ビットトリステートバッファ４に出
力される。第２の８ビットトリステートバッファ４は、
列アドレスストローブ信号（Ｃｏｌｕｍｎ Ａｄｄｒｅ
ｓｓ Ｓｔｒｏｂｅ信号；ＣＡＳ）により最終出力が制
御され、第１の８ビットトリステートバッファ３は、行
アドレスストローブ信号（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓ
ｔｒｏｂｅ信号；ＲＡＳ）により１６ビット同期カウン
タから入力された行アドレスの最終出力が制御される。
力された列アドレスＡ０〜Ａ７が８ビット加算器２を経
てそのまま第２の８ビットトリステートバッファ４に出
力される。第２の８ビットトリステートバッファ４は、
列アドレスストローブ信号（Ｃｏｌｕｍｎ Ａｄｄｒｅ
ｓｓ Ｓｔｒｏｂｅ信号；ＣＡＳ）により最終出力が制
御され、第１の８ビットトリステートバッファ３は、行
アドレスストローブ信号（Ｒｏｗ Ａｄｄｒｅｓｓ Ｓ
ｔｒｏｂｅ信号；ＲＡＳ）により１６ビット同期カウン
タから入力された行アドレスの最終出力が制御される。
【０００６】一方、ライトイネーブル信号（ＷＥ（反
転））が“Ｈ”状態のリードモード（ｒｅａｄ ｍｏｄ
ｅ）である場合、第２の８ビットトリステートインバー
タ６の端子Ｏ、ＯＢは、各々“Ｌ”、“Ｈ”状態となっ
て第２の８ビットトリステートインバータ６はオフされ
る。
転））が“Ｈ”状態のリードモード（ｒｅａｄ ｍｏｄ
ｅ）である場合、第２の８ビットトリステートインバー
タ６の端子Ｏ、ＯＢは、各々“Ｌ”、“Ｈ”状態となっ
て第２の８ビットトリステートインバータ６はオフされ
る。
【０００７】従って、第１の８ビットトリステートイン
バータ５の端子Ｏ、ＯＢは、各々“Ｈ”、“Ｌ”状態と
なってインバータ動作をするようになり、第１の８ビッ
トトリステートインバータ５は、入力された値が全部出
力されるため、データＤ１〜Ｄ８の値が加算器の端子Ｂ
０〜Ｂ７に出力される。
バータ５の端子Ｏ、ＯＢは、各々“Ｈ”、“Ｌ”状態と
なってインバータ動作をするようになり、第１の８ビッ
トトリステートインバータ５は、入力された値が全部出
力されるため、データＤ１〜Ｄ８の値が加算器の端子Ｂ
０〜Ｂ７に出力される。
【０００８】前記１６ビット同期カウンタ１から出器さ
れた下位８ビットは、第１の８ビットトリステートバッ
ファ３に入力されて行アドレスストローブ信号（ＲＡ
Ｓ）により制御され、上位８ビットは、加算器２の端子
Ａ０〜Ａ７に入力され、前記端子Ｂ０〜Ｂ７に入力され
た値と加わって第２の８ビットトリステートバッファ４
に入力され、列アドレスが出力される。従って、リード
モードでは現時点のアドレス（ライトアドレス）よりＤ
７〜Ｄ０程度の時間差を有するリードアドレスが発生す
る。従って、一回のサンプリング時間内に一つのデータ
をリードとライトする場合を考えると、行アドレスはリ
ードとライトする時に同じアドレスを入力し、又、出力
時に列アドレスはライトする時よりリードする時にＤ７
〜Ｄ０値ほど遅延されたアドレスを出力する。第２の８
ビットトリステートバッファ４に入力された列アドレス
は、列アドレスストローブ信号（ＣＡＳ）により最終ア
ドレスＡ１〜Ａ８に出力される。
れた下位８ビットは、第１の８ビットトリステートバッ
ファ３に入力されて行アドレスストローブ信号（ＲＡ
Ｓ）により制御され、上位８ビットは、加算器２の端子
Ａ０〜Ａ７に入力され、前記端子Ｂ０〜Ｂ７に入力され
た値と加わって第２の８ビットトリステートバッファ４
に入力され、列アドレスが出力される。従って、リード
モードでは現時点のアドレス（ライトアドレス）よりＤ
７〜Ｄ０程度の時間差を有するリードアドレスが発生す
る。従って、一回のサンプリング時間内に一つのデータ
をリードとライトする場合を考えると、行アドレスはリ
ードとライトする時に同じアドレスを入力し、又、出力
時に列アドレスはライトする時よりリードする時にＤ７
〜Ｄ０値ほど遅延されたアドレスを出力する。第２の８
ビットトリステートバッファ４に入力された列アドレス
は、列アドレスストローブ信号（ＣＡＳ）により最終ア
ドレスＡ１〜Ａ８に出力される。
【０００９】リードモードの時、ライトモードの時の出
力より遅延される時間を、下の式（１）、（２）により
計算すると、遅延時間を調節することができる。
力より遅延される時間を、下の式（１）、（２）により
計算すると、遅延時間を調節することができる。
【００１０】
【数１】
【００１１】ここでステップ数は、Ｄ７〜Ｄ０を十進数
に示したものであり、式（１）の３２は、データを１６
ビットずつＲ、Ｌ両チャンネルと見做したものである。
に示したものであり、式（１）の３２は、データを１６
ビットずつＲ、Ｌ両チャンネルと見做したものである。
【００１２】例えば、サンプリング周波数を４４．１ｋ
Ｈｚとし、データＤ８〜Ｄ１を０１０１１０１０とすれ
ば、１遅延時間は約０．７３ｍｓｅｃとなり、遅延時間
は約６５．３ｍｓｅｃとなる。
Ｈｚとし、データＤ８〜Ｄ１を０１０１１０１０とすれ
ば、１遅延時間は約０．７３ｍｓｅｃとなり、遅延時間
は約６５．３ｍｓｅｃとなる。
【００１３】本発明を用いて実際ラムとインターフェー
スする過程を示した図２を見ると、前記のような構成の
本発明のブロック１１は、１６ビットデータを４ビット
ずつラムに出力するか、又はラムから入力される双方向
ＲＡＭデータバッファ２２のアドレスをコントロールす
る。行アドレスストローブ信号（ＲＡＳ）、列アドレス
ストローブ信号（ＣＡＳ）、ライトイネーブル信号（Ｗ
Ｅ（反転））と出力イネーブル信号（ＯＥ（反転））に
より、アドレス及びデータは入出力される。
スする過程を示した図２を見ると、前記のような構成の
本発明のブロック１１は、１６ビットデータを４ビット
ずつラムに出力するか、又はラムから入力される双方向
ＲＡＭデータバッファ２２のアドレスをコントロールす
る。行アドレスストローブ信号（ＲＡＳ）、列アドレス
ストローブ信号（ＣＡＳ）、ライトイネーブル信号（Ｗ
Ｅ（反転））と出力イネーブル信号（ＯＥ（反転））に
より、アドレス及びデータは入出力される。
【００１４】ここで、ローアドレス（ｌｏｗ ａｄｄｒ
ｅｓｓ）の下位２ビットによりデータを４個に分け、１
回サンプリングする間にデータを４つに分け、ＲＡＭア
ドレスコントローラ１１により両方向ＲＡＭデータバッ
ファ２２のデータをＲＡＭ（図示せず）にライトする
か、又はＲＡＭのデータをリードする。即ち、カウンタ
の下位２ビットは、一回のサンプリング期間に００、０
１、１０、１１まで変化させる。
ｅｓｓ）の下位２ビットによりデータを４個に分け、１
回サンプリングする間にデータを４つに分け、ＲＡＭア
ドレスコントローラ１１により両方向ＲＡＭデータバッ
ファ２２のデータをＲＡＭ（図示せず）にライトする
か、又はＲＡＭのデータをリードする。即ち、カウンタ
の下位２ビットは、一回のサンプリング期間に００、０
１、１０、１１まで変化させる。
【００１５】図３は、本発明によるデジタル反響システ
ムを示したものであり、正確に計算された遅延値等によ
り完璧な反響効果を奏することができる。
ムを示したものであり、正確に計算された遅延値等によ
り完璧な反響効果を奏することができる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
外部からの遅延セッティングのみで望む程度の遅延コン
トロールが可能であり、内部論理回路を極めて簡単にす
ることにより、チップサイズを小さくすることができ
る。特に、列アドレスがフル加算器により常に計算され
るので、いつでも遅延セッティングができるようになっ
ている。
外部からの遅延セッティングのみで望む程度の遅延コン
トロールが可能であり、内部論理回路を極めて簡単にす
ることにより、チップサイズを小さくすることができ
る。特に、列アドレスがフル加算器により常に計算され
るので、いつでも遅延セッティングができるようになっ
ている。
【００１７】更に、本発明は前記実施例に限定されるも
のでなく、本発明の枠を超えることなしに色々な変形や
改良があり得ることは勿論である。
のでなく、本発明の枠を超えることなしに色々な変形や
改良があり得ることは勿論である。
【図１】本発明のＲＡＭアドレスコントロール装置の構
成を示したブロック図。
成を示したブロック図。
【図２】本発明を用いて実際にＲＡＭをインターフェー
スする過程を示したブロック図。
スする過程を示したブロック図。
【図３】本発明による反響システムを示す図。
１ 同期カウンタ ２ 加算器 ３ トリステートバッファ ４ トリステートバッファ ５ トリステートインバータ ６ トリステートインバータ １１ ＲＡＭアドレスコントロール装置 ２２ 双方向ＲＡＭデータバッファ
Claims (2)
- 【請求項１】 クロック信号により同期して入力された
データを、行と列のアドレスに提供する同期カウンタ
と、 前記同期カウンタの出力アドレスのうち、行アドレスが
提供され、バッファリングして出力する第１トリステー
トバッファと、 ライトイネーブル信号の制御により電圧を出力する第２
トリステートインバータと、 ＲＯＭに貯蔵されたデータＤ１〜Ｄ８を、前記ライトイ
ネーブル信号により選択的に出力する第１トリステート
インバータと、 前記同期カウンタの出力信号のうち、列アドレスと、 前記第１トリステートインバータの出力アドレスを加え
る加算器と、 前記加算器の出力信号を入力にして列アドレスを出力す
る第２トリステートバッファとを具備し、行アドレスが
列アドレスをコントロールすることを特徴とするデジタ
ルオーディオシステムのＲＡＭアドレスコントロール装
置。 - 【請求項２】 前記第１トリステートバッファは、行ア
ドレスストローブ信号により制御され、前記第２トリス
テートバッファは、列アドレスストローブ信号により制
御されることを特徴とする請求項１記載のデジタルオー
ディオシステムのＲＡＭアドレスコントロール装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910016964A KR930012191B1 (ko) | 1991-09-28 | 1991-09-28 | 디지탈 오디오 시스템의 램 어드레스 컨트롤장치 |
| KR1991P16964 | 1991-09-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198160A true JPH05198160A (ja) | 1993-08-06 |
| JPH0675360B2 JPH0675360B2 (ja) | 1994-09-21 |
Family
ID=19320482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9961392A Expired - Fee Related JPH0675360B2 (ja) | 1991-09-28 | 1992-04-20 | デジタルオーディオシステムのｒａｍアドレスコントロール装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5297100A (ja) |
| JP (1) | JPH0675360B2 (ja) |
| KR (1) | KR930012191B1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639240A (ja) * | 1986-06-30 | 1988-01-14 | Nec Corp | 光中継器の無信号検出回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5758206A (en) * | 1980-09-26 | 1982-04-07 | Hitachi Ltd | Address circuit of memory |
| US4506348A (en) * | 1982-06-14 | 1985-03-19 | Allied Corporation | Variable digital delay circuit |
| US4813014A (en) * | 1986-04-14 | 1989-03-14 | Phi Technologies, Inc. | Digital audio memory system |
| US5173878A (en) * | 1987-11-25 | 1992-12-22 | Kabushiki Kaisha Toshiba | Semiconductor memory including address multiplexing circuitry for changing the order of supplying row and column addresses between read and write cycles |
-
1991
- 1991-09-28 KR KR1019910016964A patent/KR930012191B1/ko not_active IP Right Cessation
-
1992
- 1992-04-10 US US07/866,858 patent/US5297100A/en not_active Expired - Lifetime
- 1992-04-20 JP JP9961392A patent/JPH0675360B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639240A (ja) * | 1986-06-30 | 1988-01-14 | Nec Corp | 光中継器の無信号検出回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930006710A (ko) | 1993-04-21 |
| US5297100A (en) | 1994-03-22 |
| KR930012191B1 (ko) | 1993-12-24 |
| JPH0675360B2 (ja) | 1994-09-21 |
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