JPH0653778A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JPH0653778A JPH0653778A JP4175110A JP17511092A JPH0653778A JP H0653778 A JPH0653778 A JP H0653778A JP 4175110 A JP4175110 A JP 4175110A JP 17511092 A JP17511092 A JP 17511092A JP H0653778 A JPH0653778 A JP H0653778A
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Abstract
(57)【要約】
【目的】ディジタル信号処理装置に於いて、複数のディ
ジタル信号処理装置間のデータ転送を行うにあたり、外
部端子数の低減と同時に不要輻射の低減をはかる。 【構成】データをＲＡＭに書き込み、読み出す機能を有
するディタル信号処理装置において、ＲＡＭへのアクセ
ス信号線を用いて、第１のディジタル信号処理装置から
第２のディジタル信号処理装置へデータ転送することに
より外部端子数が少なく、またＲＡＭへのアクセスとデ
ィジタル信号処理装置間の転送の配線を兼ねることによ
り、不要輻射などへの対策も行い易いディジタル信号処
理装置を実現出来るという効果を有する。
ジタル信号処理装置間のデータ転送を行うにあたり、外
部端子数の低減と同時に不要輻射の低減をはかる。 【構成】データをＲＡＭに書き込み、読み出す機能を有
するディタル信号処理装置において、ＲＡＭへのアクセ
ス信号線を用いて、第１のディジタル信号処理装置から
第２のディジタル信号処理装置へデータ転送することに
より外部端子数が少なく、またＲＡＭへのアクセスとデ
ィジタル信号処理装置間の転送の配線を兼ねることによ
り、不要輻射などへの対策も行い易いディジタル信号処
理装置を実現出来るという効果を有する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号処理装置
に関し、特にフィルタ処理及びサラウンド処理を行うオ
ーディオ用ディジタル信号処理装置に関する。
に関し、特にフィルタ処理及びサラウンド処理を行うオ
ーディオ用ディジタル信号処理装置に関する。
【０００２】
【従来の技術】オーディオ分野においては、ＣＤ、ＤＡ
Ｔ等のようにソースがディジタル化されることにより、
従来アナログ技術で行われていた処理をディジタル技術
で行うことにより、劣化の少ないより高精度の音を追求
している。このような要求に対して開発されたものがデ
ィジタル信号処理装置（以後ＤＳＰと略す）であり、フ
ィルター処理及び、データを遅延することにより音場を
作り出すサレウンド処理が行われている。
Ｔ等のようにソースがディジタル化されることにより、
従来アナログ技術で行われていた処理をディジタル技術
で行うことにより、劣化の少ないより高精度の音を追求
している。このような要求に対して開発されたものがデ
ィジタル信号処理装置（以後ＤＳＰと略す）であり、フ
ィルター処理及び、データを遅延することにより音場を
作り出すサレウンド処理が行われている。
【０００３】従来のディジタル信号処理回路の１例を図
５に示す。フィルタ処理を行うフィルタ演算部、外部と
のシリアルデータ転送を行うシフトレジスタ、それぞれ
内部バスに接続されるリードデータバッファ、ライトデ
ータバッファおよびアドレスコントロール部から構成さ
れ、リードデータバッファおよびライトデータバッファ
からつながるデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５、
アドレスコントロール部からつながるアドレス端子ＡＤ
Ｒ０〜ＡＤＲ１６、タイミングコントロール部からつな
がるＲＡＭコントロール端子ＲＡＳ、ＣＡＳ／ＣＥおよ
びＷＥから構成され、タイミングコントロール部により
それらのタイミングのコントロールを行っている。ここ
で端子ＣＡＳ／ＣＥは接続されるＲＡＭにより機能が異
なり、スタティックＲＡＭの場合はＣＥ信号をダイナミ
ックＲＡＭの場合はＣＡＳ信号となる。図５に示す従来
のディジタル信号処理装置にダイナミックＲＡＭを接続
した場合の接続例を図６に示し、そのタイミングチャー
トを図９に示す。また、スタティックＲＡＭを接続した
場合のタイミングチャートを図１０に示す。このような
構成によりデータをＲＡＭに書き込むためには、まず書
き込みデータをバスを介してライトデータバッファに転
送する。次にアドレスコントロール部に書き込むアドレ
スを転送する。最後にタイミングコントロール部により
それぞれのタイミングコントロール部で必要な信号を作
ることによりＲＡＭからデータが読み出されリードデー
タバッファにラッチされ、バスを介して必要なブロック
に転送されることによりＲＡＭへのアクセスが行われ
る。
５に示す。フィルタ処理を行うフィルタ演算部、外部と
のシリアルデータ転送を行うシフトレジスタ、それぞれ
内部バスに接続されるリードデータバッファ、ライトデ
ータバッファおよびアドレスコントロール部から構成さ
れ、リードデータバッファおよびライトデータバッファ
からつながるデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５、
アドレスコントロール部からつながるアドレス端子ＡＤ
Ｒ０〜ＡＤＲ１６、タイミングコントロール部からつな
がるＲＡＭコントロール端子ＲＡＳ、ＣＡＳ／ＣＥおよ
びＷＥから構成され、タイミングコントロール部により
それらのタイミングのコントロールを行っている。ここ
で端子ＣＡＳ／ＣＥは接続されるＲＡＭにより機能が異
なり、スタティックＲＡＭの場合はＣＥ信号をダイナミ
ックＲＡＭの場合はＣＡＳ信号となる。図５に示す従来
のディジタル信号処理装置にダイナミックＲＡＭを接続
した場合の接続例を図６に示し、そのタイミングチャー
トを図９に示す。また、スタティックＲＡＭを接続した
場合のタイミングチャートを図１０に示す。このような
構成によりデータをＲＡＭに書き込むためには、まず書
き込みデータをバスを介してライトデータバッファに転
送する。次にアドレスコントロール部に書き込むアドレ
スを転送する。最後にタイミングコントロール部により
それぞれのタイミングコントロール部で必要な信号を作
ることによりＲＡＭからデータが読み出されリードデー
タバッファにラッチされ、バスを介して必要なブロック
に転送されることによりＲＡＭへのアクセスが行われ
る。
【０００４】
【発明が解決しようとする課題】オーディオ用ＤＳＰに
より高度な処理をさせたい場合には、必要となるステッ
プ数は増加する傾向にある。ところがディジタル信号処
理回路は処理可能なステップ数が限られており、一つの
ディジタル信号処理回路で全ての処理を行うことが出来
ない場合が増えてきている。このような場合には、複数
のディシタル信号処理回路を使用して必要な処理を処理
することになるが、ここで問題となるのが複数ＤＳＰ間
のデータ転送をどのように行うかである。このデータ転
送にはデータラインだけで１６本程度、信号線で数本と
数多くの端子数が必要となり、従来のＤＳＰではこの端
子数の制約からシリアルの入出力回路のみしか内臓出来
ず、大量のデータ転送ができないという問題点があっ
た。
より高度な処理をさせたい場合には、必要となるステッ
プ数は増加する傾向にある。ところがディジタル信号処
理回路は処理可能なステップ数が限られており、一つの
ディジタル信号処理回路で全ての処理を行うことが出来
ない場合が増えてきている。このような場合には、複数
のディシタル信号処理回路を使用して必要な処理を処理
することになるが、ここで問題となるのが複数ＤＳＰ間
のデータ転送をどのように行うかである。このデータ転
送にはデータラインだけで１６本程度、信号線で数本と
数多くの端子数が必要となり、従来のＤＳＰではこの端
子数の制約からシリアルの入出力回路のみしか内臓出来
ず、大量のデータ転送ができないという問題点があっ
た。
【０００５】
【課題を解決するための手段】本発明のディジタル信号
処理装置は、フィルタ処理を行うフィルタ演算部と、外
部とのシリアルデータ転送を行うシフトレジスタと外部
のＲＡＭからデータをラッチするリードデータバッファ
と前記ＲＡＭに書き込むデータを保持するライトデータ
バッファと、前記ＲＡＭのアドレスを発生するアドレス
コントロール部と、前記ライトデータバッファの出力を
前記タイミングコントロール部の信号により制御する出
力バッウァと、前記シフトレジスタの出力信号を受ける
第１の出力端子と、前記リードデータバッファおよび前
記出力バッファの入出力端子と、前記アドレスコントロ
ール部の出力端子とを備えるディジタル信号処理装置に
おいて、制御信号により前記入出力端子および前記第３
の出力端子に供給され前記出力信号を制御するトライス
テートゲートを有している。また、前記制御信号により
前記第２の出力端子に供給される前記出力信号を制御す
るトライステートゲートを有していてもよい。さらにま
た、前記第３の出力端子に供給される出力信号により前
記リードデータバッファを制御するトライステートゲー
トを有していてもよい。また、本発明の他のディジタル
信号処理装置は、フィルタ処理を行うフィルタ演算部
と、外部とのシリアルデータ転送を行うシフトレジスタ
と、外部のＲＡＭからデータをラッチするリードデータ
バッファと、前記ＲＡＭに書き込むデータを保持するラ
イトデータバッファと、前記ＲＡＭのアドレスを発生す
るアドレスコントロール部と、前記ＲＡＭをアクセスす
るのに必要なタイミング信号を発生するタイミングコン
トロール部と前記ライトデータバッファの出力を前記タ
イミングコントーロール部の信号により制御する出力バ
ッファと、前記シフトレジスタの出力信号を受ける第１
の出力端子と、前記リードデータバッファおよび前記出
力バッファの入出力信号を受ける入出力端子と、前記ア
ドーレスコントロール部の出力信号を受ける第２の出力
端子と、前記タイミングコントロール部の出力信号を受
ける第３の出力端子とを備えるディジタル信号処理装置
において、前記第３の出力端子に供給される前記出力信
号をＮチャンネルオープンドレインゲートを介して出力
する構成である。
処理装置は、フィルタ処理を行うフィルタ演算部と、外
部とのシリアルデータ転送を行うシフトレジスタと外部
のＲＡＭからデータをラッチするリードデータバッファ
と前記ＲＡＭに書き込むデータを保持するライトデータ
バッファと、前記ＲＡＭのアドレスを発生するアドレス
コントロール部と、前記ライトデータバッファの出力を
前記タイミングコントロール部の信号により制御する出
力バッウァと、前記シフトレジスタの出力信号を受ける
第１の出力端子と、前記リードデータバッファおよび前
記出力バッファの入出力端子と、前記アドレスコントロ
ール部の出力端子とを備えるディジタル信号処理装置に
おいて、制御信号により前記入出力端子および前記第３
の出力端子に供給され前記出力信号を制御するトライス
テートゲートを有している。また、前記制御信号により
前記第２の出力端子に供給される前記出力信号を制御す
るトライステートゲートを有していてもよい。さらにま
た、前記第３の出力端子に供給される出力信号により前
記リードデータバッファを制御するトライステートゲー
トを有していてもよい。また、本発明の他のディジタル
信号処理装置は、フィルタ処理を行うフィルタ演算部
と、外部とのシリアルデータ転送を行うシフトレジスタ
と、外部のＲＡＭからデータをラッチするリードデータ
バッファと、前記ＲＡＭに書き込むデータを保持するラ
イトデータバッファと、前記ＲＡＭのアドレスを発生す
るアドレスコントロール部と、前記ＲＡＭをアクセスす
るのに必要なタイミング信号を発生するタイミングコン
トロール部と前記ライトデータバッファの出力を前記タ
イミングコントーロール部の信号により制御する出力バ
ッファと、前記シフトレジスタの出力信号を受ける第１
の出力端子と、前記リードデータバッファおよび前記出
力バッファの入出力信号を受ける入出力端子と、前記ア
ドーレスコントロール部の出力信号を受ける第２の出力
端子と、前記タイミングコントロール部の出力信号を受
ける第３の出力端子とを備えるディジタル信号処理装置
において、前記第３の出力端子に供給される前記出力信
号をＮチャンネルオープンドレインゲートを介して出力
する構成である。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例のディジタル
処理装置である。この実施例はＲＡＭへのアクセス端子
を利用してＤＳＰ対ＤＳＰのデータ転送を行おうとする
ものであり、複数のＤＳＰ及び、ダイナミックＲＡＭが
接続されたときの構成図を図２に、タイミングチャート
を図３に示す。次にこの構成について説明する。
処理装置である。この実施例はＲＡＭへのアクセス端子
を利用してＤＳＰ対ＤＳＰのデータ転送を行おうとする
ものであり、複数のＤＳＰ及び、ダイナミックＲＡＭが
接続されたときの構成図を図２に、タイミングチャート
を図３に示す。次にこの構成について説明する。
【０００８】コントロールレジスタからの値がハイレベ
ルの場合はＲＡＭの制御信号ＲＡＳ、ＣＡＳ／ＣＳおよ
びＷＥ信号は出力モードになりＲＡＭへのアクセスは従
来例と全く同様に図３のように行われる。また、ＲＡＭ
へのアクセスでなく図２のように他のＤＳＰにデータ転
送する。つまり転送時の送信側のＤＳＰの場合図３のよ
うにＲＡＳおよびＣＡＳを動作させずにＷＥのみアクセ
スする。このようにすることによりＲＡＭへはアクセス
せず、受け側のＤＳＰにのみデータ転送することが可能
となる。
ルの場合はＲＡＭの制御信号ＲＡＳ、ＣＡＳ／ＣＳおよ
びＷＥ信号は出力モードになりＲＡＭへのアクセスは従
来例と全く同様に図３のように行われる。また、ＲＡＭ
へのアクセスでなく図２のように他のＤＳＰにデータ転
送する。つまり転送時の送信側のＤＳＰの場合図３のよ
うにＲＡＳおよびＣＡＳを動作させずにＷＥのみアクセ
スする。このようにすることによりＲＡＭへはアクセス
せず、受け側のＤＳＰにのみデータ転送することが可能
となる。
【０００９】また、コントロールレジスタがロウレベ
ル、すなわちこのＤＳＰが受け側である場合には、ＲＡ
Ｓ、ＣＡＳ、ＷＥおよびＩ／Ｏ端子はそれぞれハイイン
ピーダンスとなり、図２のように送信側ＤＳＰとワイア
ード接続することが可能となる。ここではＩ／Ｏ端子の
トライステートゲートのコントロールはリードおよびラ
イトのタイミングを決めているタイミングコントロール
部を介して制御されている。そして、受け側ＤＳＰは送
信側ＤＳＰのアクセスが転送時の図３のようにＲＡＳ、
ＣＡＳが動作しないことを利用し、ＷＥ信号の立ち下が
り時にＲＡＳ、ＣＡＳがともにハイであることをフリッ
プフロップに保持しＷＥ信号及び、コントロールレジス
タ信号とともにオア回路に入力され、さらにその出力は
通常のＲＡＭの読みだし信号とともにオア回路に入力さ
れ、リードデータバッファのラッチ信号となる。従っ
て、Ｉ／Ｏ端子１６ｂｉｔ分のデータがリードデータバ
ッファにラッチされ、内部バスを介してフィルタ処理部
等へ転送される。
ル、すなわちこのＤＳＰが受け側である場合には、ＲＡ
Ｓ、ＣＡＳ、ＷＥおよびＩ／Ｏ端子はそれぞれハイイン
ピーダンスとなり、図２のように送信側ＤＳＰとワイア
ード接続することが可能となる。ここではＩ／Ｏ端子の
トライステートゲートのコントロールはリードおよびラ
イトのタイミングを決めているタイミングコントロール
部を介して制御されている。そして、受け側ＤＳＰは送
信側ＤＳＰのアクセスが転送時の図３のようにＲＡＳ、
ＣＡＳが動作しないことを利用し、ＷＥ信号の立ち下が
り時にＲＡＳ、ＣＡＳがともにハイであることをフリッ
プフロップに保持しＷＥ信号及び、コントロールレジス
タ信号とともにオア回路に入力され、さらにその出力は
通常のＲＡＭの読みだし信号とともにオア回路に入力さ
れ、リードデータバッファのラッチ信号となる。従っ
て、Ｉ／Ｏ端子１６ｂｉｔ分のデータがリードデータバ
ッファにラッチされ、内部バスを介してフィルタ処理部
等へ転送される。
【００１０】また、使用されるＲＡＭがスタティックＲ
ＡＭの場合のタイミングチャートを図４に示す。この場
合はＲＡＳ信号は使用されずにＣＥ，ＷＥ信号だけでコ
ントロールされる。ダイナミックＲＡＭと同様に、コン
トロールレジスタ信号がハィレベルの場合は図４のよう
にＲＡＭへの書き込み、読みだし動作が行われる。一
方、図２のように複数ＤＳＰ間のデータ転送を行う場合
の送信側では、図４のようにＷＥ信号だけが動作し、Ｉ
／Ｏ端子に送信データを出力する。また、受信側ＤＳＰ
ではダイナミックＲＡＭと同様にＲＡＳ、ＣＡＳ／Ｃ
Ｅ，端子がハイレベルであることを検出し、Ｉ／Ｏ端子
のデータをラッチする。
ＡＭの場合のタイミングチャートを図４に示す。この場
合はＲＡＳ信号は使用されずにＣＥ，ＷＥ信号だけでコ
ントロールされる。ダイナミックＲＡＭと同様に、コン
トロールレジスタ信号がハィレベルの場合は図４のよう
にＲＡＭへの書き込み、読みだし動作が行われる。一
方、図２のように複数ＤＳＰ間のデータ転送を行う場合
の送信側では、図４のようにＷＥ信号だけが動作し、Ｉ
／Ｏ端子に送信データを出力する。また、受信側ＤＳＰ
ではダイナミックＲＡＭと同様にＲＡＳ、ＣＡＳ／Ｃ
Ｅ，端子がハイレベルであることを検出し、Ｉ／Ｏ端子
のデータをラッチする。
【００１１】次に、本発明の第２の実施例のディジタル
信号処理装置を示す図９を参照すると、ここでは受信側
にあった場合、つまりコントロールレジスタがロウレベ
ルのときにアドレス端子ＡＤＲ０〜ＡＤＲ１６もハイイ
ンピーダンスにするところが第１の実施例のディジタル
信号処理装置と異なる。これにより、第１の実施例のデ
ィジタル信号処理装置では１回のライト動作でＩ／Ｏ端
子１６ｂｉｔ転送出来るだけであったが本実施例ではア
ドレス端子ＡＤＲ０〜ＡＤＲ１６でも転送データを送る
ことが可能となり、１回の転送で計３３ｂｉｔでの転送
も可能となる。このため、アドレス端子ＡＤＲ０〜ＡＤ
Ｒ１６のデータもリードデータバッファに接続されてい
る。
信号処理装置を示す図９を参照すると、ここでは受信側
にあった場合、つまりコントロールレジスタがロウレベ
ルのときにアドレス端子ＡＤＲ０〜ＡＤＲ１６もハイイ
ンピーダンスにするところが第１の実施例のディジタル
信号処理装置と異なる。これにより、第１の実施例のデ
ィジタル信号処理装置では１回のライト動作でＩ／Ｏ端
子１６ｂｉｔ転送出来るだけであったが本実施例ではア
ドレス端子ＡＤＲ０〜ＡＤＲ１６でも転送データを送る
ことが可能となり、１回の転送で計３３ｂｉｔでの転送
も可能となる。このため、アドレス端子ＡＤＲ０〜ＡＤ
Ｒ１６のデータもリードデータバッファに接続されてい
る。
【００１２】次に、本発明の第３の実施例のディジタル
信号処理装置について説明する。この実施例が従来例と
異なるのはアドレス端子ＡＤＲ０〜ＡＤＲ１６はアドレ
スコントロール信号ＡＤＲ ＣＯＮＴ信号により切り換
えられるトライステートゲートを介して出力され、デー
タ端子Ｉ／Ｏ０〜Ｉ／Ｏ１５はデータコントロール信号
Ｉ／Ｏ ＣＯＮＴ信号により切り替えられるトライステ
ートゲートを介して出力される点と、ＲＡＭコントロー
ル信号ＲＡＳ、ＣＡＳ／ＣＥ，ＷＥ信号がオープンドレ
インゲートを介して出力される点にある。その為ＲＡＭ
へアクセスするときのみころれの端子がアクティブにな
り、その他のときはハイインピースダンスとなる。ＲＡ
Ｍコントロール端子ＲＡＳ，ＣＡＳ／ＣＥ，ＷＥはアク
セスしないときでもハイレベルになっている必要がある
為オープンドレイン出力となり、図１１ではＤＳＰ内に
プルアップ抵抗を内蔵している。これらにより、複数の
ＤＳＰが一つのＲＡＭを共通にアクセスすることが可能
となり、ＤＳＰ対ＤＳＰのデータ転送及び、データの遅
延処理を行うことが可能となる。ダイナミックＲＡＭ接
続時のタイミングチャートを示す図１３を参照すると、
有効なアドレスが必要なときにだけＡＤＲ ＣＯＮＴ信
号、Ｉ／Ｏ ＣＯＮＴ信号がハイレベルとなることによ
りそれぞれ出力モードとなり、その他の時にはハイイン
ピーダンスとなっている。スタティックＲＡＭ接続時の
タイミングチャートを示す図１４を参照すると、有効な
ときにだけＡＤＲ ＣＯＮＴ信号、Ｉ／Ｏ ＣＯＮＴ信
号がハイレベルとなることによりそれぞれ出力モードと
なり、その他の時にはハイインピーダンスとなってい
る。ここでＲＡＭへのアクセス回数は上記ダイナミック
ＲＡＭ接続の場合が４回、上記スタティナＲＡＭ接続の
場合が２回となっているが必要なデータ長によりアクセ
ス回数は変ってくる。また、複数ＤＳＰのはそれぞれＬ
チャンネル、Ｒチャンネルを示す信号ＬＲＣＫにより内
蔵プログラムがスタートするため、ＲＡＭへのアクセス
タイミングもそれにより設定できる。
信号処理装置について説明する。この実施例が従来例と
異なるのはアドレス端子ＡＤＲ０〜ＡＤＲ１６はアドレ
スコントロール信号ＡＤＲ ＣＯＮＴ信号により切り換
えられるトライステートゲートを介して出力され、デー
タ端子Ｉ／Ｏ０〜Ｉ／Ｏ１５はデータコントロール信号
Ｉ／Ｏ ＣＯＮＴ信号により切り替えられるトライステ
ートゲートを介して出力される点と、ＲＡＭコントロー
ル信号ＲＡＳ、ＣＡＳ／ＣＥ，ＷＥ信号がオープンドレ
インゲートを介して出力される点にある。その為ＲＡＭ
へアクセスするときのみころれの端子がアクティブにな
り、その他のときはハイインピースダンスとなる。ＲＡ
Ｍコントロール端子ＲＡＳ，ＣＡＳ／ＣＥ，ＷＥはアク
セスしないときでもハイレベルになっている必要がある
為オープンドレイン出力となり、図１１ではＤＳＰ内に
プルアップ抵抗を内蔵している。これらにより、複数の
ＤＳＰが一つのＲＡＭを共通にアクセスすることが可能
となり、ＤＳＰ対ＤＳＰのデータ転送及び、データの遅
延処理を行うことが可能となる。ダイナミックＲＡＭ接
続時のタイミングチャートを示す図１３を参照すると、
有効なアドレスが必要なときにだけＡＤＲ ＣＯＮＴ信
号、Ｉ／Ｏ ＣＯＮＴ信号がハイレベルとなることによ
りそれぞれ出力モードとなり、その他の時にはハイイン
ピーダンスとなっている。スタティックＲＡＭ接続時の
タイミングチャートを示す図１４を参照すると、有効な
ときにだけＡＤＲ ＣＯＮＴ信号、Ｉ／Ｏ ＣＯＮＴ信
号がハイレベルとなることによりそれぞれ出力モードと
なり、その他の時にはハイインピーダンスとなってい
る。ここでＲＡＭへのアクセス回数は上記ダイナミック
ＲＡＭ接続の場合が４回、上記スタティナＲＡＭ接続の
場合が２回となっているが必要なデータ長によりアクセ
ス回数は変ってくる。また、複数ＤＳＰのはそれぞれＬ
チャンネル、Ｒチャンネルを示す信号ＬＲＣＫにより内
蔵プログラムがスタートするため、ＲＡＭへのアクセス
タイミングもそれにより設定できる。
【００１３】
【発明の効果】以上説明したように本発明は、データを
ＲＡＭに書き込み、読み出す機能を有するＤＳＰにおい
て、一つのＲＡＭを複数のＤＳＰがタイムシェアリング
でアクセスすることにより、ＲＡＭを介してのＤＳＰ対
ＤＳＰのデータ転送及び、データの遅延処理を同時に行
えるとともに、外部端子数が少なく、またＲＡＭへのア
クセスとＤＳＰ間の転送の配線を兼ねることにより、不
要輻射などへの対策も行い易いＤＳＰを実現出来るとい
う効果を有する。
ＲＡＭに書き込み、読み出す機能を有するＤＳＰにおい
て、一つのＲＡＭを複数のＤＳＰがタイムシェアリング
でアクセスすることにより、ＲＡＭを介してのＤＳＰ対
ＤＳＰのデータ転送及び、データの遅延処理を同時に行
えるとともに、外部端子数が少なく、またＲＡＭへのア
クセスとＤＳＰ間の転送の配線を兼ねることにより、不
要輻射などへの対策も行い易いＤＳＰを実現出来るとい
う効果を有する。
【図１】本発明の第１の実施例のディジタル信号処理装
置の構成図である。
置の構成図である。
【図２】図１に示すディジタル信号処理装置のＲＡＭ接
続図である。
続図である。
【図３】図１に示すディジタル信号処理装置のタイミン
グチャートである。
グチャートである。
【図４】図１に示すディジタル信号処理装置の他のタイ
ミングチャートである。
ミングチャートである。
【図５】従来のディジタル信号処理装置の構成図であ
る。
る。
【図６】従来のディジタル信号処理装置のＲＡＭ接続図
である。
である。
【図７】従来のディジタル信号処理装置のタイミングチ
ャートである。
ャートである。
【図８】従来のディジタル信号処理装置の他のタイミン
グチャートである。
グチャートである。
【図９】本発明の第２の実施例のディジタル信号処理装
置の構成図である。
置の構成図である。
【図１０】図９に示すディジタル信号処理装置のＲＡＭ
接続図である。
接続図である。
【図１１】本発明の第３の実施例のディジタル信号処理
装置である。
装置である。
【図１２】図１１に示すディジタル信号処理装置のＲＡ
Ｍ接続図である。
Ｍ接続図である。
【図１３】図１１に示すディジタル信号処理装置のタイ
ミングチャートである。
ミングチャートである。
【図１４】図１１に示すディジタル信号処理装置の他の
タイミングチャートである。
タイミングチャートである。
１１ フィルタ演算部 １２ シフトレジスタ １３ リードデータバッファ １４ ライトデータバッファ １５ アドレスコントロール部 １６ タイミングコントロール部 １７，１８，１９，２０，２１，２２ 端子 ２３，２５，２７ トライステースゲート ２６ フリップフロップ ３１，４１，６１，３２，４２，６２ ディジタル信
号処理装置 ３３，４３，６３ ＲＡＭ
号処理装置 ３３，４３，６３ ＲＡＭ
Claims (4)
- 【請求項１】 フィルタ処理を行うフィルタ演算部と、
外部とのシリアルデータ転送を行うシフトレジスタと、
外部のＲＡＭからデータをラッチするリードデータバッ
ファと前記ＲＡＭに書き込むデータを保持するライトデ
ータバッファと、前記ＲＡＭのアドレスを発生するアド
レスコントロール部と、前記ＲＡＭをアクセスするのに
必要なタイミング信号を発生するタイミングコントロー
ル部と、前記ライトデータバッファの出力を前記タイミ
ングコントロール部の信号により制御する出力バッファ
と、前記シフトレジスタの出力信号を受ける第１の出力
端子と、前記リードデータバッファおよび前記出力バッ
ファの入出力信号を受ける入出力端子と、前記アドレス
コントロール部の出力信号を受ける第２の出力端子と、
前記タイミングコントロール部の出力信号を受ける第３
の出力端子とを備えるディジタル信号処理装置におい
て、制御信号により前記入出力端子および前記第３の出
力端子に供給される前記出力信号を制御するトライステ
ートゲートを有することを特徴とするディジタル信号処
理装置。 - 【請求項２】 前記制御信号により前記第２の出力端子
に供給される前記出力信号を制御するトライステートゲ
ートを有することを特徴とする請求項１記載のディジタ
ル処理装置。 - 【請求項３】 前記第３の出力端子に供給される出力信
号により前記リードデータバッファを制御するトライス
テートゲートを有することを特徴とする請求項１または
２記載のディジタル信号処理装置。 - 【請求項４】 フィルタ処理を行うフィルタ演算部と、
外部とのシリアルデタ転送を行うシフトレジスタと、外
部のＲＡＭからデータをラッチするリードデータバッフ
ァと、前記ＲＡＭに書き込むデータを保持するライトデ
ータバッファと、前記ＲＡＭのアドレスを発生するアド
レスコントロール部と、前記ＲＡＭをアクセスするのに
必要なタイミング信号を発生するタイミングコントロー
ル部と、前記ライトデータバッファの出力を前記タイミ
ングコントロール部の信号により制御する出力バッファ
と、前記シフトレジスタの出力信号を受ける第１の出力
端子と、前記リードデータバッファおよび前記出力バッ
ファの入出力を受ける入出力端子と、前記アドレスコン
トロール部の出力信号を受ける第３の出力端子とを備え
るディジタル信号処理装置において、前記第３の出力端
子に供給される前記出力信号をＮチャンネルオープンド
レインゲートを介して出力することを特徴とするディジ
タル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175110A JPH0653778A (ja) | 1992-07-02 | 1992-07-02 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4175110A JPH0653778A (ja) | 1992-07-02 | 1992-07-02 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653778A true JPH0653778A (ja) | 1994-02-25 |
Family
ID=15990446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4175110A Pending JPH0653778A (ja) | 1992-07-02 | 1992-07-02 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653778A (ja) |
-
1992
- 1992-07-02 JP JP4175110A patent/JPH0653778A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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