KR930012191B1 - 디지탈 오디오 시스템의 램 어드레스 컨트롤장치 - Google Patents

디지탈 오디오 시스템의 램 어드레스 컨트롤장치 Download PDF

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Abstract

내용 없음.

Description

디지탈 오디오 시스템의 램 어드레스 컨트롤장치
제1도는 본 발명의 램 어드레스 컨트롤 장치의 구성을 나타낸 블럭도.
제2도는 본 발명을 사용하여 실제 램과 인터페이스하는 과정을 나타낸 블록도.
제3도는 본 발명에 따른 반향 시스템.
본 발명은 디지탈 오디오 시스템(Digital Audio System)의 램 어드레스 컨트롤장치에 관한 것으로 특히, 램을 보다 효율적으로 활용할 수 있도록 프리셋(preset)을 가능하게 한 디지탈 오디오 시스템의 램 어드레스 컨트롤장치에 관한 것이다.
일반적으로 서라운드 오디오 시스템이나 음장 재현 시스템에서는 스피커를 통해 쏟아져나온 음이 모두 반사되어 되돌아오므로 크든 적든 시간차를 가지고 수신되어 시간차음이 나타난다.
따라서, 서라운드 오디오 시스템이나 음장 재현시스템은 서라운드 방식의 중심적인 처리에 필요한 기기로써 반사음의 사후적인 나타남에 따른 시간지연 처리 시스템이 필요하다. 이때 지연 시차를 크게 하는 것은 반사의 크고 넓은 환경의 재현이라 생각해도 좋은데, 지연시차가 너무 길면 부자연스러워지고 지연시차를 제어하기 어려운 문제점이 발생한다.
따라서, 본 발명의 목적은 오디오 서라운드 처리장치에 사용되는 램 컨트롤장치에 있어서, 램의 리드/라이트 어드레스를 컨트롤하여 일정한 지연을 얻을 수 있고, 일정 시간차를 갖는 여러가지 지연을 1msec 오차이내로 정확하게 컨트롤(control)할 수 있는 램 어드레스 컨트롤(RAM address control) 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명은 클럭신호에 의해 동기되어 입력된 데이터를 행과 열의 어드레스로 제공하는 동기카운터와, 상기 동기카운터의 출력어드레스중 행어드레스를 제공받아 버퍼링하여 출력하는 제1삼상버퍼와, 라이트 인에이블신호(WE)의 제어에 의해 전압(VDD)을 출력하는 제 2 삼상인버터와, 롬에 저장된 데이터를 상기 제2삼상인버터의 출력신호에 의해 선택적으로 출력하는 제1삼상인버터와, 상기 동기카운터의 출력신호중 열어드레스와 상기 제1삼상인버터의 출력 어드레스를 더하는 가산기와, 상기 가산기의 출력신호를 입력으로 하여 열어드레스를 출력하는 제2삼상버퍼를 구비하여 디지털신호의 지연을 보다 효율적으로 구현함을 특징으로 한다.
이하, 본 발명의 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.
제1도는 본 발명의 램 어드레스 컨트롤장치의 블록도를 나타낸 것으로, 이 실시예는 16bit 병렬데이타에 맞춰서 4x64k 램(RAM)에 적용할 경우에 대한 설명임을 밝힌다. 클럭신호(clock)에 의해 동기되는 16bit 동기카운터(1)는 입력된 데이터를 카운트하여 16bit 동기카운터(1)의 하위 8bit를 행어드레스(Row address)로써 제1 8bit 삼상버퍼(3)에 제공하고 상위 8bit는 열어드레스(column address)로써 8bit 병렬가산기(2)에 제공한다. 이때, 제1 8bit 삼상버퍼(3)에 제공된 8bit중 하위 2bit는 16bit 데이터를 4bit씩 4개로 나누는 역할을 한다. 롬(ROM; 도시하지 않음)에 내장된 8bit 데이터(D1-D8)와 연결된 제1 8bit 삼상인버터(5)는 라이트 인에이블신호(write enable; WE)에 의해 제어되고, 제2 8bit 삼상인버터(6)도 라이트인 에이블신호(WE)에 의해 제어된다.
동기카운터(1)에서는 입력된 데이터를 각각 8bit씩 제1 8bit 삼상버퍼(3)와 8bit 병렬가산기(2)에 출력하고 라이트인에이블신호(WE)가 하이상태인 라이트모드(write mode)시 제2 8bit 삼상인버터(6)의 단자(0)는 ＂L＂상태, 단지(0B)는 ＂H＂상태가 되어 제2 8bit 삼상인버터(6)가 인버터기능을 하게 되어 “0000 000”를 출력하게 된다. 이때, 제1 8bit 삼상인버터(5)와 연결된 데이터(D1-D8)는 상기 제2 8bit 삼상인버터(6)의 출력신호에 의해 제어되어 데이터값이 가산기(2)로 출력되지 못한다.
따라서, 16bit 동기카운터(1)에서 출력된 열어드레스(A0-A7)가 8bit 가산기(2)를 거쳐 그대로 제2 8bit 삼상버퍼(4)에 출력되고, 제2 8bit 삼상버퍼(4)에서는 열어드레스를 버퍼링하여 열어드레스 스트로브신호(Column Address Strobe; CAS)에 의해 출력한다. 제1 8bit 삼상버퍼(3)에서는 행어드레스스트로브신호(Ro Address Srobe ; RAS)에 의해 16bit 동기카운터(1)로부터 입력받은 행어드레스를 출력한다.
한편, 라이트 인에이블신호(WE)가 ＂L＂상태인 리드모드(read mode)일 경우 제2 8bit) 삼상인버터(6)의 단자(0,0B)는 각각 ＂H＂, ＂L＂상태가 되어 전압(VDD)이 출력된다.
따라서, 제1 8bit 삼상인버터(5)의 단자(0,0B)는 ＂L＂, ＂H＂ 상태가 되어 인버터동작을 하게 되어, 제1 8bit 삼상인버터(5)는 입력된 데이타(D1-D8) 값이 모두 가산기의 단자(B0-B7)로 출력된다. 이때, 상기 16bit 동기카운터(1)에서 출력된 하위 8bit는 제1 8bit 삼상버퍼(3)으로 입력되어 행어드레스스트로브신호(RAS)의 제어에 의해 출력되고 상위 8bit는 가산기(2)의 단자(A0-A7)에 입력되어 상기 단자(B0-B7)에 입력된 값과 합쳐져서 제2 8bit 삼상버퍼(4)로 입력되어 열어드레스가 출력된다.
이와같이 리드모드에서는 현재 시점의 어드레스(라이트 어드레스)보다 D7-D0만큼의 시간차를 갖는 리드 어드레스가 발생한다. 그러므로, 한 번의 샘플링 시간내에서 하나의 데이터를 읽고 쓰는 경우를 생각한다면 행어드레스는 리드와 라이트 할 때 같은 어드레스를 가지지만 출력시에는 열어드레스(column address)가 라이트 할 때보다 리드할 때 D7-D0값만큼 지연된 어드레스를 가지게 된다.
리드모드(read mode)시 라이트모드(write mode)시의 출력보다 지연되는 시간을 아래의 식(1,2)에 의해 계산하면 지연시간을 조절할 수 있다.
여기서 스텝(step)수는 D7-D0를 십진수로 나타낸 것이며, 식(1)에 32는 데이터를 16bit씩, R, L양 채널(channel)로 간주한 것이다.
예를 들어, 샘플링 주파수를 44.1KHz라 하고, 데이터(D8-D1)를 01011010이라하면 1지연 시간은 약 0.73ms가 되고, 지연시간은 약 65.3ms가 된다.
제2도는 본 발명을 사용하여 실제램과 인터페이스하는 과정을 나타낸 것으로, 상기 같은 구성을 가진 본 발명의 블록(11)은 16bit 데이터를 4bit씩 램으로 출력하거나 또는 램에서 데이터 입력받는 양방향 램데이타버퍼(22)의 어드레스를 컨트롤 한다. 행어드레스스트로브신호(Row Address Strobe; RAS), 열어드레스스트로브신호(Column Address Strobe; CAS), 라이트인에이블신호(Write Enable; WE)와 출력인에이블신호(Out Enable; OE)에 의해 어드레스 및 데이터는 입출력된다.
여기서 로우 어드레스(low address)의 하위 2bit에 의해 데이터를 4개로 나누고, 1회의 샘플링 기간동안 데이터를 4개로 나누어서 햄주소컨트롤러(11)에 의해 양방향 램데이타버퍼(22)의 데이터를 램(도시하지 않음)에 라이트하거나 램의 데이터를 리드한다. 즉, 카운터의 하위 2bit는 1회의 샘플링 기간에 00,01,10,11까지 변하도록 한다.
제3도는 본 발명에 따른 디지탈 반향 시스템을 나타낸 것으로서, 정확하게 계산된 지연값들에 의해서 완벽한 반향효과를 이룰 수 있다.
이상과 같은 본 발명에 의하면, 외부에서의 지연 셋팅만으로 원하는 정도의 지연컨트롤이 가능하며, 내부 논리회로를 최대한 간단히 함으로써 칩사이즈를 줄일수 있는 효과가 있다. 특히 열어드레스가 풀가산기에 의해 항상 계산이 되므로 어느 순간에서든지 지연셋팅이 가능하도록 되어 있으며 본 발명은 상기 실시예에 한정되는 것이 아니라 본 발명의 범주를 벗어나지 않는 범위내에서 많은 수정 및 변경이 있을 수 있다.

Claims (1)

  1. 클럭신호에 의해 동기되어 입력된 데이터를 행과 열의 어드레스로 제공하는 동기카운터와, 상기 동기 카운터의 출력어드레스중 행어드레스를 제공받아 버퍼링하여 출력하는 제1삼상버퍼와, 라이트 인에이블신호(WE)의 제어에 의해 전압(VDD)을 출력하는 제2삼상인버터와, 롬에 저장된 데이터를 상기 제2삼상인버터의 출력신호에 의해 선택적으로 출력하는 제1삼상인버터와, 상기 동기카운터의 출력신호중 열어드레스와, 상기 제1삼상인버터의 출력 어드레스를 더하는 가산기와, 상기 가산기의 출력신호를 입력으로 하여 열어드레스를 출력하는 제2삼상버퍼를 구비하여 램의 리드/라이트어드레스를 컨트롤하는 램 어드레스 컨트롤 장치.
KR1019910016964A 1991-09-28 1991-09-28 디지탈 오디오 시스템의 램 어드레스 컨트롤장치 KR930012191B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5758206A (en) * 1980-09-26 1982-04-07 Hitachi Ltd Address circuit of memory
US4506348A (en) * 1982-06-14 1985-03-19 Allied Corporation Variable digital delay circuit
US4813014A (en) * 1986-04-14 1989-03-14 Phi Technologies, Inc. Digital audio memory system
JPS639240A (ja) * 1986-06-30 1988-01-14 Nec Corp 光中継器の無信号検出回路
US5173878A (en) * 1987-11-25 1992-12-22 Kabushiki Kaisha Toshiba Semiconductor memory including address multiplexing circuitry for changing the order of supplying row and column addresses between read and write cycles

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US5297100A (en) 1994-03-22

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