JPH05190662A - 半導体デバイス - Google Patents
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- JPH05190662A JPH05190662A JP4172502A JP17250292A JPH05190662A JP H05190662 A JPH05190662 A JP H05190662A JP 4172502 A JP4172502 A JP 4172502A JP 17250292 A JP17250292 A JP 17250292A JP H05190662 A JPH05190662 A JP H05190662A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
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Abstract
(57)【要約】
【目的】 ｐｎ接合の降伏電圧を高める。
【構成】 半導体デバイスは表面に隣接する島状領域
(3) と共に半導体本体(1,2)を具えている。島状領域(3)
の上方には絶縁層(5) を介して接点パッド(6) を設け
る。島状領域(3) は、これに隣接する分離領域(4) と共
にpn接合(34)を形成する。本発明による半導体デバイス
にはpn接合(34)の降伏電圧を高めるための手段(40, 41)
を設ける。
(3) と共に半導体本体(1,2)を具えている。島状領域(3)
の上方には絶縁層(5) を介して接点パッド(6) を設け
る。島状領域(3) は、これに隣接する分離領域(4) と共
にpn接合(34)を形成する。本発明による半導体デバイス
にはpn接合(34)の降伏電圧を高めるための手段(40, 41)
を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、半導体本体を具え、該
本体がその表面に隣接する第１導電形の島状領域を有
し、これらの島状領域が第２の反対導電形の分離領域に
よって囲まれ、前記島状領域が前記分離領域と共にｐｎ
接合を形成し、前記島状領域を絶縁層で覆い、該絶縁層
の上に接点パッドを設けた半導体デバイスに関するもの
である。
本体がその表面に隣接する第１導電形の島状領域を有
し、これらの島状領域が第２の反対導電形の分離領域に
よって囲まれ、前記島状領域が前記分離領域と共にｐｎ
接合を形成し、前記島状領域を絶縁層で覆い、該絶縁層
の上に接点パッドを設けた半導体デバイスに関するもの
である。
【０００２】
【従来の技術】斯種の半導体デバイスは米国特許第3,81
2,521 号から既知である。これには接点パッドをシリコ
ン酸化物層によってｐ形の島状領域から離間させた半導
体デバイスが開示されている。ｐ形の島状領域はｎ形の
島状分離領域内にあり、これらの両島状領域はｐｎ接合
を形成する。斯かる従来の半導体デバイスでは、上記ｎ
形分離領域をさらに基板と電気的に接触するｐ形の分離
領域によって包囲している。
2,521 号から既知である。これには接点パッドをシリコ
ン酸化物層によってｐ形の島状領域から離間させた半導
体デバイスが開示されている。ｐ形の島状領域はｎ形の
島状分離領域内にあり、これらの両島状領域はｐｎ接合
を形成する。斯かる従来の半導体デバイスでは、上記ｎ
形分離領域をさらに基板と電気的に接触するｐ形の分離
領域によって包囲している。
【０００３】
【発明が解決しようとする課題】実際上、上述した種類
の半導体デバイスは高電圧での用途にとって故障するこ
とが屡々あることを確かめた。そこで、従来の半導体デ
バイスは高電圧には信頼して利用できないと言う欠点が
ある。
の半導体デバイスは高電圧での用途にとって故障するこ
とが屡々あることを確かめた。そこで、従来の半導体デ
バイスは高電圧には信頼して利用できないと言う欠点が
ある。
【０００４】本発明の目的は上述した欠点を除去し、高
電圧でも確実に使用できる冒頭にて述べた種類の半導体
デバイスを提供することにある。
電圧でも確実に使用できる冒頭にて述べた種類の半導体
デバイスを提供することにある。
【０００５】
【課題を解決するための手段】本発明は冒頭にて述べた
種類の半導体デバイスにおいて、該半導体デバイスに前
記島状領域と前記隣接する半導体分離領域との間の降伏
電圧を増大させる手段を設けたことを特徴とする。
種類の半導体デバイスにおいて、該半導体デバイスに前
記島状領域と前記隣接する半導体分離領域との間の降伏
電圧を増大させる手段を設けたことを特徴とする。
【０００６】本発明は、接点パッドと島状領域との間に
短絡が起こると、接点パッドの電圧が全て島状領域と分
離領域との間のｐｎ接合間にかかるため、このｐｎ接合
は接点パッドに与えられる電圧に耐え得るようにしなけ
ればならないと言う認識に基づいて成したものである。
短絡が起こると、接点パッドの電圧が全て島状領域と分
離領域との間のｐｎ接合間にかかるため、このｐｎ接合
は接点パッドに与えられる電圧に耐え得るようにしなけ
ればならないと言う認識に基づいて成したものである。
【０００７】斯様な短絡は、例えば接点パッドに金属ワ
イヤを固着することにより起きたりする。通常このよう
な接点パッドへの金属ワイヤの固着中に接点パッドに圧
力が及ぶため、この接点パッドの下にある絶縁層に応力
が導入されて、それに小さな亀裂が生じたりする。接点
パッドと島状領域との間の短絡は斯様な亀裂部分から起
こり得る。このような問題は特に、例えば絶縁層を成長
法でなく、層形成用の半導体技術にとっては通常の技法
である気相蒸着によって堆積するために、接点パッドと
島状領域との間の絶縁層が比較的弾性的である場合に生
ずる。
イヤを固着することにより起きたりする。通常このよう
な接点パッドへの金属ワイヤの固着中に接点パッドに圧
力が及ぶため、この接点パッドの下にある絶縁層に応力
が導入されて、それに小さな亀裂が生じたりする。接点
パッドと島状領域との間の短絡は斯様な亀裂部分から起
こり得る。このような問題は特に、例えば絶縁層を成長
法でなく、層形成用の半導体技術にとっては通常の技法
である気相蒸着によって堆積するために、接点パッドと
島状領域との間の絶縁層が比較的弾性的である場合に生
ずる。
【０００８】本発明による半導体デバイスにおける降伏
電圧増大手段は、島状領域と分離領域との間のｐｎ接合
が作動中に接点パッドに与えられる電圧に耐え得るよう
にする。従って、本発明による半導体デバイスは絶縁層
に短絡が生ずる場合でも確実に機能し続けるようにな
る。
電圧増大手段は、島状領域と分離領域との間のｐｎ接合
が作動中に接点パッドに与えられる電圧に耐え得るよう
にする。従って、本発明による半導体デバイスは絶縁層
に短絡が生ずる場合でも確実に機能し続けるようにな
る。
【０００９】
【実施例】以下図面を参照して本発明を実施例につき説
明するに、各図は概略的に示したものであり、実寸図示
したものではない。又、明瞭化のために幾つかの部分の
寸法はかなり拡大して示してある。同じ導電形の半導体
領域にはできるだけ同一方向のハッチを付けてあり、対
応する部分には同じ参照番号を付して示してある。
明するに、各図は概略的に示したものであり、実寸図示
したものではない。又、明瞭化のために幾つかの部分の
寸法はかなり拡大して示してある。同じ導電形の半導体
領域にはできるだけ同一方向のハッチを付けてあり、対
応する部分には同じ参照番号を付して示してある。
【００１０】図１に示す本発明による半導体デバイスは
ｐ形シリコン基板１と、これに重畳させた平均濃度が６
×1014/cm3のｎ形エピタキシャル層を有する半導体本体
を具えている。エピタキシャル層２は多数の島状領域３
を具えており、これらの各領域は表面から基板１まで延
在する平均ホウ素濃度が約５×1019/cm3のｐ形分離領域
４により囲まれている。分離領域４は、例えば表面から
と、埋込層からとの組合わせ拡散により形成することが
できる。
ｐ形シリコン基板１と、これに重畳させた平均濃度が６
×1014/cm3のｎ形エピタキシャル層を有する半導体本体
を具えている。エピタキシャル層２は多数の島状領域３
を具えており、これらの各領域は表面から基板１まで延
在する平均ホウ素濃度が約５×1019/cm3のｐ形分離領域
４により囲まれている。分離領域４は、例えば表面から
と、埋込層からとの組合わせ拡散により形成することが
できる。
【００１１】表面上には約 2.5μm の厚さのシリコン酸
化物層５があり、この層の内の約0.1μm は表面上に熱
成長したものであるが、残りの部分は気相蒸着（ＣＶ
Ｄ)により形成したものである。島状領域３の位置にお
ける酸化物層５の上に約 100×100 μm2の寸法のアルミ
ニウム接点パッド６を設ける。この接点パッド６を図面
の平面以外の所にてアルミニウム導体トラックにより、
半導体本体のどこかに位置するスイッチング素子に接続
する。
化物層５があり、この層の内の約0.1μm は表面上に熱
成長したものであるが、残りの部分は気相蒸着（ＣＶ
Ｄ)により形成したものである。島状領域３の位置にお
ける酸化物層５の上に約 100×100 μm2の寸法のアルミ
ニウム接点パッド６を設ける。この接点パッド６を図面
の平面以外の所にてアルミニウム導体トラックにより、
半導体本体のどこかに位置するスイッチング素子に接続
する。
【００１２】半導体デバイスを保護するために、シリコ
ン窒化物の頂部保護層７をアセンブリ全体に被着し、こ
の保護層の接点パッド６の個所に窓を形成する。半導体
デバイスをリードフレーム（図示せず）のリード線に接
続するために接点ワイヤを窓内の接点パッド６に固着す
ることができる。接点パッドにごく小さな金属隆起部、
所謂バンプを設けて、デバイスをリードフレーム又はテ
ープ上に直接取付けることができるようにすることもで
きる。
ン窒化物の頂部保護層７をアセンブリ全体に被着し、こ
の保護層の接点パッド６の個所に窓を形成する。半導体
デバイスをリードフレーム（図示せず）のリード線に接
続するために接点ワイヤを窓内の接点パッド６に固着す
ることができる。接点パッドにごく小さな金属隆起部、
所謂バンプを設けて、デバイスをリードフレーム又はテ
ープ上に直接取付けることができるようにすることもで
きる。
【００１３】こうしたいずれの場合にも接点パッド６に
圧力が及ぶため、その下の絶縁層５に応力がかかること
になる。このために絶縁層５に亀裂が生じて、接点パッ
ド６と島状領域３との間が短絡することがある。その場
合に、接点パッド６にかかる電圧が島状領域３と、これ
を囲む分離領域４との間のｐｎ接合34に全て供給される
ことになる。このような問題は、特に絶縁層５を本例の
場合のように蒸着法により形成した場合に生ずる。成長
層に比べて蒸着層は通常比較的弾性的であるため、この
蒸着層はそれに局所的な圧力がかかる場合にすぐに破断
してしまう。
圧力が及ぶため、その下の絶縁層５に応力がかかること
になる。このために絶縁層５に亀裂が生じて、接点パッ
ド６と島状領域３との間が短絡することがある。その場
合に、接点パッド６にかかる電圧が島状領域３と、これ
を囲む分離領域４との間のｐｎ接合34に全て供給される
ことになる。このような問題は、特に絶縁層５を本例の
場合のように蒸着法により形成した場合に生ずる。成長
層に比べて蒸着層は通常比較的弾性的であるため、この
蒸着層はそれに局所的な圧力がかかる場合にすぐに破断
してしまう。
【００１４】上記短絡による不所望な結果をまねかない
ようにするために、本発明による半導体デバイスには島
状領域３と分離領域４との間のｐｎ接合34の降伏電圧を
高める手段を設ける。本例では降伏電圧増大手段を表面
に隣接する分離領域４の横方向延長部40で構成し、この
延長部のドーピング濃度は比較的低く、約５×1016/cm
3 とする。この延長部40は約30μm にわたり島状領域３
内に延在しており、接点パッド６から延長部40までの距
離ｌは約20μm に維持する。
ようにするために、本発明による半導体デバイスには島
状領域３と分離領域４との間のｐｎ接合34の降伏電圧を
高める手段を設ける。本例では降伏電圧増大手段を表面
に隣接する分離領域４の横方向延長部40で構成し、この
延長部のドーピング濃度は比較的低く、約５×1016/cm
3 とする。この延長部40は約30μm にわたり島状領域３
内に延在しており、接点パッド６から延長部40までの距
離ｌは約20μm に維持する。
【００１５】実際上、島状領域３を囲み、且つ表面に対
して垂直の方向に位置するｐｎ接合34の如きｐｎ接合は
表面付近で最も降伏し易い。このために、ｐｎ接合の降
伏電圧を高めるためには、特にｐｎ接合34付近の電界を
減らす必要がある。延長部40はこれを適えるものであ
る。この延長部のために、作動中ｐｎ接合を囲む空乏領
域が表面付近にてかなり広がるため、電界が弱くなる。
このような延長部がないｐｎ接合34は 170Ｖ以上の電圧
に耐えることができないが、延長部40がある場合には、
300Ｖまでの電圧を何等問題なく適応することができ
る。
して垂直の方向に位置するｐｎ接合34の如きｐｎ接合は
表面付近で最も降伏し易い。このために、ｐｎ接合の降
伏電圧を高めるためには、特にｐｎ接合34付近の電界を
減らす必要がある。延長部40はこれを適えるものであ
る。この延長部のために、作動中ｐｎ接合を囲む空乏領
域が表面付近にてかなり広がるため、電界が弱くなる。
このような延長部がないｐｎ接合34は 170Ｖ以上の電圧
に耐えることができないが、延長部40がある場合には、
300Ｖまでの電圧を何等問題なく適応することができ
る。
【００１６】図２の本発明による半導体デバイスは図１
のものと殆ど同じであり、その相違点はこの第２実施例
における降伏電圧増大手段は分離領域４の横方向延長部
40だけでなく、表面に隣接する多数のｐ形領域41も具え
た点にある。ｐ形領域41は島状領域３内にあり、これら
のｐ形領域は島状領域３内にて接点パッド６を完全に囲
む幅狭リングを形成する。ｐ形領域41の幅ｂは約６μm
とし、これらは延長部40と同じ処理工程にて形成するこ
とができる。
のものと殆ど同じであり、その相違点はこの第２実施例
における降伏電圧増大手段は分離領域４の横方向延長部
40だけでなく、表面に隣接する多数のｐ形領域41も具え
た点にある。ｐ形領域41は島状領域３内にあり、これら
のｐ形領域は島状領域３内にて接点パッド６を完全に囲
む幅狭リングを形成する。ｐ形領域41の幅ｂは約６μm
とし、これらは延長部40と同じ処理工程にて形成するこ
とができる。
【００１７】ｐ形領域41間およびｐ形領域41と延長部40
との間の離間間隔λは、作動中に表面領域41のまわりお
よびｐｎ接合34のまわりの空乏領域が相互にオーバラッ
プするのに充分短い約６μm とする。この結果、ｐｎ接
合34のまわりの空乏領域が表面にてさらに広がるため、
空乏領域における電界強度が尚一層降下する。これによ
りｐｎ接合34の降伏電圧がさらに高くなる。図２に示し
たデバイスのｐｎ接合は1400Ｖ以上の電圧に耐えること
を確かめた。
との間の離間間隔λは、作動中に表面領域41のまわりお
よびｐｎ接合34のまわりの空乏領域が相互にオーバラッ
プするのに充分短い約６μm とする。この結果、ｐｎ接
合34のまわりの空乏領域が表面にてさらに広がるため、
空乏領域における電界強度が尚一層降下する。これによ
りｐｎ接合34の降伏電圧がさらに高くなる。図２に示し
たデバイスのｐｎ接合は1400Ｖ以上の電圧に耐えること
を確かめた。
【００１８】本発明は上述した２つの例のみに限定され
るものではなく、幾多の変更を加え得ること勿論であ
る。例えば前述した各例における導電形は全て反対の導
電形とすることができる。さらに、降伏電圧増大手段は
前述した以外の構成とすることができ、例えばデバイス
内の適当な位置に所謂ＲＥＳＵＲＦ原理を用いてｐｎ接
合の降伏電圧をさらに高くすることもできる。
るものではなく、幾多の変更を加え得ること勿論であ
る。例えば前述した各例における導電形は全て反対の導
電形とすることができる。さらに、降伏電圧増大手段は
前述した以外の構成とすることができ、例えばデバイス
内の適当な位置に所謂ＲＥＳＵＲＦ原理を用いてｐｎ接
合の降伏電圧をさらに高くすることもできる。
【図１】本発明による半導体デバイスの第１実施例を示
す断面図である。
す断面図である。
【図２】本発明による半導体デバイスの第２実施例を示
す断面図である。
す断面図である。
１ ｐ形シリコン基板 ２ ｎ形エピタキシャル層 ３ 島状領域 ４ ｐ形分離領域 ５ 酸化物層 ６ 接点パッド ７ 保護層 34 ｐｎ接合 40 分離領域の延長部 41 ｐ形領域 (40, 41) 降伏電圧増大手段
Claims (3)
- 【請求項１】 半導体本体を具え、該本体がその表面に
隣接する第１導電形の島状領域を有し、これらの島状領
域が第２の反対導電形の分離領域によって囲まれ、前記
島状領域が前記分離領域と共にｐｎ接合を形成し、前記
島状領域を絶縁層で覆い、該絶縁層の上に接点パッドを
設けた半導体デバイスにおいて、該半導体デバイスに前
記島状領域と前記隣接する半導体分離領域との間の降服
電圧を増大させる手段を設けたことを特徴とする半導体
デバイス。 - 【請求項２】 前記降伏電圧増大手段が前記分離領域の
横方向拡張部から成り、この拡張部が前記半導体本体の
表面に隣接して、前記島状領域内へと延在し、且つ該拡
張部のドーピング濃度を前記分離領域の残りの部分のそ
れよりも低くしたことを特徴とする請求項１に記載の半
導体デバイス。 - 【請求項３】 前記降伏電圧増大手段が、前記半導体本
体の表面に隣接する第２導電形の多数の領域を具え、こ
れらの領域を前記島状領域内に形成すると共に半導体本
体における島状領域によって完全に囲むようにしたこと
を特徴とする請求項１又は２に記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL91201690:4 | 1991-07-02 | ||
| EP91201690 | 1991-07-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190662A true JPH05190662A (ja) | 1993-07-30 |
Family
ID=8207751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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