JPH05188892A - コンピユータビデオグラフイツクシステム - Google Patents

コンピユータビデオグラフイツクシステム

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JPH05188892A
JPH05188892A JP4143397A JP14339792A JPH05188892A JP H05188892 A JPH05188892 A JP H05188892A JP 4143397 A JP4143397 A JP 4143397A JP 14339792 A JP14339792 A JP 14339792A JP H05188892 A JPH05188892 A JP H05188892A
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fifo
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video memory
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Abstract

(57)【要約】 【目的】複数のプログラマブル動作モード及びリフレツ
シユバツフアを有するビデオシステムを提供することで
ある。 【構成】充填レベル検出回路２０２は、特定的には３、
５又は６ダブルワードである予め定められた一定レベル
に又はそれ以上のレベルに先入れ先出しバツフア（ＦＩ
ＦＯ）２０１の充填レベルが達する時を確認する。処理
装置アクセス回路により中央処理装置はビデオメモリ１
１３に新しいビデオデータを書き込むことができる。現
在の充填レベルが充填レベル選択回路２０５により設定
される最小充填レベル以下である場合はいつでも、処理
装置アクセス回路はデイスイネーブル状態になる。中央
処理装置は、先入れ先出しバツフア（ＦＩＦＯ）２０１
に最小レベルのデータが存在するときにのみビデオメモ
リ１１３にアクセスすることができ、その最小レベルデ
ータは現在の動作モードに従つて選択される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はコンピユータビデオグラ
フイツクシステムに関し、ビデオメモリへの処理装置ア
クセスが先入れ先出し（ＦＩＦＯ）リフレツシユバツフ
アの現在の充填レベル及び現在の動作モードに依存する
ビデオグラフイツクシステムに適用して好適なものであ
る。
【０００２】
【従来の技術】一般的なビデオシステムは、画面全体の
ビデオデータを記憶する専用ビデオメモリを含み、陰極
線管（ＣＲＴ）デイスプレイのようなラスタ走査型表示
装置上にビデオデータを表示する。表示されるべきビデ
オデータはコンピユータの中央処理装置からビデオメモ
リに転送される。ＣＲＴコントローラ（ＣＲＴＣ）は適
切な水平同期パルス及び垂直同期パルス並びに関連する
タイミング信号を発生し、適切な時期にビツト、バイト
又はブロツクのビデオデータがビデオメモリから読み取
られて処理され、画面上に表示される。デユアルポーテ
イツドビデオメモリ（ＶＲＡＭ）が使用されない場合、
中央処理装置は、ビツト、バイト又はブロツクのデータ
がビデオメモリから読み取られて画面をリフレツシユす
るのと同時にビデオメモリにアクセスすることはできな
い。従つて、通常画面リフレツシユを目的とするビデオ
メモリ読取り動作は、ビデオメモリへの中央処理装置の
書込み動作に対して優先権を有する。ビデオメモリ読取
り動作がビデオメモリへの中央処理装置の書込み動作に
対して優先権を有しない場合、処理装置ビデオメモリア
クセスの期間中に表示データは画面から瞬時に消える。
従つて通常ビデオメモリへの処理装置アクセスは、水平
及び垂直のブランキング期間に制限される。
【０００３】
【発明が解決しようとする課題】画面当たりの画素数及
び画素当たりの色の数の双方に関して、ビデオシステム
の解像度が向上すると画面当たりのビツト又はバイトの
総数が極端に増加すると共に、１画面のデータをビデオ
メモリに再書込みするのに処理装置が要する時間も増加
する。従つて、ビデオメモリへの処理装置アクセスが水
平及び垂直ブランキング期間のみに制限される場合、当
該処理装置は、常に変化している像に遅れないように十
分速くビデオメモリに再書込みすることができなくなつ
てしまう。この問題点を克服できる１つの方法は、例え
ば先入れ先出しバツフア（ＦＩＦＯ）によりビデオメモ
リのリフレツシユ出力をバツフアすることである。ビデ
オメモリのリフレツシユ出力においてバツフアすれば、
１ブロツクのビデオデータをビデオメモリからバツフア
に迅速にコピーすることができる。次にバツフアに記憶
されているデータは画面をリフレツシユするために使用
されるが、予め定められたレベルにバツフアが空にされ
るまで、ブランキング期間でない期間においてでさえ処
理装置はビデオメモリに新しいビデオデータを書き込む
ことができる。
【０００４】今日、ビデオ又は「グラフイツクス」に関
する多数の規格を利用することができる。例えば低解像
度の規格又は「モード」は 320× 200の画素を表示する
にすぎず、その際各画素は４色のうちの１色を表示す
る。高解像度モードにおいては1024× 768の画素を表示
することができ、その際、各画素は 256色のうちの１色
である。しかしながら、ビデオメモリへの中央処理装置
アクセスが禁止される前に、バツフアが空にされなけれ
ばならない予め定められたレベルは、動作モードに依存
する。高速高解像度モードにおいてはバツフアが迅速に
空にされるので、中央処理装置がビデオメモリにアクセ
スすることができるようにこのバツフアの充填レベルは
比較的高くなければならない。他方、低速低解像度モー
ドにおいてはバツフアが一段と緩やかに空にされるの
で、ビデオメモリへの処理装置アクセスが拒絶される充
填レベルは一段と低い。
【０００５】かくして複数のプログラマブル動作モード
及びリフレツシユバツフアを有するビデオシステムにお
いては、動作モード次第で数多くの異なるバツフア充填
レベルにおいて処理装置はビデオメモリにアクセスする
ことができるのが望ましい。あらゆる動作モードについ
て、処理装置アクセスが拒絶される充填レベルが固定さ
れ得るが、可変レベルは一段と優れた性能を提供する。
【０００６】従つて、以下に述べる本発明は、処理装置
のビデオメモリアクセスについての最小充填レベルをビ
デオシステムの現在の動作モードの関数として調整す
る。
【０００７】
【課題を解決するための手段】かかる課題を解決するた
め本発明においては、ビデオメモリポートに結合された
入力端を有する先入れ先出しバツフア（「ＦＩＦＯ」）
２０１と、先入れ先出しバツフア（ＦＩＦＯ）２０１の
少なくとも２つの充填レベルを検出する先入れ先出しバ
ツフア（ＦＩＦＯ）２０１に結合された充填レベル検出
手段２０２と、プログラマブルモードレジスタ２０３
と、モードレジスタ２０３が第１のモードにプログラム
されるとき第１の最小充填レベルを選択し、かつモード
レジスタ２０３が第２のモードにプログラムされるとき
第２の最小充填レベルを選択する、充填レベル検出手段
２０２及びモードレジスタ２０３間に結合された充填レ
ベル選択手段２０５と、処理装置アクセスポートにおけ
るアドレス及びビデオデータをビデオメモリポートに結
合する処理装置アクセスポート及びビデオメモリポート
間に結合された処理装置アクセス手段と、先入れ先出し
バツフア（ＦＩＦＯ）２０１の現在の充填レベルがレベ
ル選択手段２０５により選択された最小充填レベル以下
であるとき処理装置アクセス手段をデイスイネーブルす
る手段とを設けるようにする。
【０００８】
【作用】本発明は、ビデオメモリポートに接続された入
力端を有する先入れ先出しバツフア（ＦＩＦＯ）を含む
ビデオメモリインタフエース回路である。充填レベル検
出手段はこのＦＩＦＯに接続される。充填レベル検出手
段はＦＩＦＯの少なくとも２つの充填レベルを検出す
る。またビデオメモリインタフエースはプログラマブル
モードレジスタを含む。レベル選択手段は充填レベル検
出手段及びモードレジスタ間に接続される。このレベル
選択手段は、モードレジスタが第１のモードにプログラ
ムされるときには第１の最小充填レベルを選択し、モー
ドレジスタが第２のモードにプログラムされるときには
第２の最小充填レベルを選択する。処理装置アクセス手
段は処理装置アクセスポート及びビデオメモリポート間
に接続される。処理装置アクセス手段は処理装置ポート
におけるアドレス及びビデオデータをビデオメモリポー
トに接続する。またＦＩＦＯの現在の充填レベルがレベ
ル選択手段によつて選択された最小充填レベル以下であ
るときには処理装置アクセス手段をデイスエーブルする
手段を含んでいる。
【０００９】
【実施例】以下図面について、本発明の一実施例を詳述
する。
【００１０】図１は本発明のビデオシステム１０１を含
むコンピユータ１００のブロツク図である。図示のよう
に中央処理装置ユニツト（ＣＰＵ）１０２はメモリバス
１０３及び入出力バス（Ｉ／Ｏバス）１０４に結合され
ている。メモリバス１０３及びＩ／Ｏバス１０４は別個
のバスとして示されているが、これらのメモリバス１０
３及びＩ／Ｏバス１０４を単一のバスとして結合でき
る。半導体メモリ１０５はメモリバス１０３に接続さ
れ、複数のＩ／Ｏ装置１０６〜１０９はＩ／Ｏバス１０
４に接続され、Ｉ／Ｏ装置１０６〜１０９は特定的には
キーボード１０６、マウス又はトラツクボールなどの位
置決め装置１０７、ハードデイスクドライブ１０８及び
フロツピーデイスクドライブ１０９である。電源１１０
はコンピユータに電力を供給する。
【００１１】ビデオシステム１０１はＩ／Ｏバス１０４
に結合され、従来の設計の陰極線管コントローラ（ＣＲ
ＴＣ）１１１を含む。ＣＲＴＣ１１１は陰極線管（ＣＲ
Ｔ）のようなラスタ走査型表示画面上にビデオ情報を表
示するのに必要な水平及び垂直同期パルス並びに他のタ
イミング信号を発生する。メモリインタフエース１１２
については図２を参照して後述する。ビデオメモリ１１
３はメモリインタフエースユニツト１１２に接続され
る。ビデオメモリ１１３は従来の設計の複数のダイナミ
ツクランダムアクセスメモリ（ＤＲＡＭ）を含む。メモ
リインタフエースユニツト１１２の出力はいずれも従来
の設計の並直列変換回路１１４及びデイジタルアナログ
変換回路（ＤＡＣ）１１５に接続される。並直列変換回
路１１４はメモリインタフエースユニツト１１２の並列
出力を直列形式に変換し、ＤＡＣ１１５は直列に変換さ
れたデイジタルビデオ情報を赤、緑及び青を表すアナロ
グ電圧に変換する。ＣＲＴ表示装置のような従来のラス
タ走査型表示装置１１６はビデオ情報を表示するために
使用される。
【００１２】図２はビデオインタフエースユニツト１１
２の詳細図である。図示のように、従来の６×32ビツト
先入れ先出しバツフア（ＦＩＦＯ）は６「ダブルワー
ド」までのビデオデータを一時的に記憶し、このデータ
は一度に１ダブルワードづつ並直列変換回路に転送され
る。この明細書においては、１バイト＝８ビツト、１ワ
ード＝２バイト及び１ダブルワード（１Ｄワード）＝２
ワードと規格する。従つて１ダブルワードは４バイトす
なわち32ビツトである。ビデオデータはビデオメモリ１
１３からＦＩＦＯ２０１に一度に１ダブルワードづつコ
ピーされる。従来の充填レベル検出回路２０２はＦＩＦ
Ｏ２０１に結合される。充填レベル検出回路２０２のＦ
ＩＦＯ充填状態出力は、ＦＩＦＯ２０１の最小充填レベ
ルが３Ｄワード、５Ｄワード及び６Ｄワードであるとき
を示すための３つの個別の出力を有する。
【００１３】ビデオシステム１０１の動作モードは、コ
ンピユータのデータバスからモードレジスタ２０３内に
ロードされる。モードレジスタ２０３はアドレスデコー
ド回路２０４によりデコードされてバス上の独自のアド
レスにおいてアクセスされる。ビデオシステムは、画素
当たり 256色で1024× 768画素の高解像度モードから画
素当たりたつた４色で 320× 200画素の低解像度モード
までの複数の画面解像度モードにより動作することがで
きる。モードレジスタ２０３は５つのプログラマブルビ
ツトを含む。第１ビツトは英数字モードを示し、第２ビ
ツトは画素当たり８ビツトあることを示す。第３、第４
及び第５ビツトはクロツク周波数を設定するのに使用さ
れ、これをクロツク選択ビツト０、１及び２（ＣＳＯ、
ＣＳ１及びＣＳ２）と呼ぶ。特にクロツク周波数は次表
に従つて設定される。
【表１】
【００１４】充填レベル選択回路２０５は最小のＦＩＦ
Ｏ充填レベルを選択する。この最小のＦＩＦＯ充填レベ
ルはビデオメモリ１１３にアクセスすることをＣＰＵ１
０２に許可するために必要とされる。最小充填レベルの
この選択はモードレジスタ２０３にプログラムされてい
るビデオシステムの現在の動作モードに基づく。一般に
高解像度モードには高い最小充填レベル（例えば、６Ｄ
ワード）が必要であり、低解像度モードには低い最小充
填レベル（例えば、３Ｄワード）が必要とされるに過ぎ
ない。ＦＩＦＯの実際の充填レベルが充填レベル選択回
路２０５によつて選択された最小充填レベルに達してい
るか又は上回つているとき、この充填レベル選択回路２
０５の充填レベルＯＫ出力は活性状態となる。充填レベ
ル選択回路２０５に関しては図３との関連で詳述する。
最小充填レベルを動作モードの関数として次表に列挙す
る。
【表２】
【００１５】メモリサイクルアービタ２０６はビデオメ
モリの制御をＣＲＴＣ１１１及びＣＰＵ１０２間におい
て適切な時間にシフトすることによつて、ビデオメモリ
１１３へのアクセスを制御する。メモリサイクルアービ
タ２０６は図４の状態機械を実現するが、これは従来の
アービタの設計である。ビデオメモリ１１３へのアドレ
スラインの制御は従来のマルチプレクサＭＵＸ２０７に
より提供され、マルチプレクサＭＵＸ２０７はメモリサ
イクルアービタ２０６からのＣＲＴＣ／ＣＰＵ−ＮＯＴ
出力によつて制御される。このラインが活性状態にある
とき、ＣＲＴＣ１１１はＣＲＴＣポート「Ｃ」及びビデ
オメモリボード「Ｖ」を経由してビデオメモリ１１３を
アドレス指定する。ＣＲＴＣ／ＣＰＵ−ＮＯＴ出力が活
性状態でないとき、ＣＰＵ１０２は中央処理装置ポート
「Ｐ」を介してビデオメモリをアドレス指定する。かく
してメモリサイクルアービタ２０６は充填レベル選択回
路２０５により選択された最小充填レベルに対するＦＩ
ＦＯの実際のレベル次第でビデオメモリ１１３へのＣＰ
Ｕアクセスをイネーブル及びデイスイネーブルする手段
を提供する。さらにメモリサイクルアービタ２０６は、
ＣＲＴＣ／ＣＰＵ−ＮＯＴラインが非活性状態であると
き、バツフア２０８にＣＰＵデータを書き込み、かつラ
ツチ回路２０９からデータを読み取るのに必要なＣＰＵ
書込みイネーブル信号及びＣＰＵ読取りストローブ信号
を従来の様式で発生させる。かくしてマルチプレクサＭ
ＵＸ２０７、バツフア２０８及びラツチ回路２０９は、
処理装置ポート「Ｐ」におけるアドレス及びビデオデー
タをビデオメモリポート「Ｖ」に結合する処理装置アク
セス手段を提供する。
【００１６】またメモリサイクルアービタ２０６は、メ
モリサイクル実行コマンドＥｘｅｃｕｔｅ Ｍｅｍｏｒ
ｙ Ｃｙｃｌｅ（ＥＭＣ）ｃｏｍｍａｎｄを従来様式で
発生させる。このメモリサイクル実行コマンドＥＭＣ
は、ビデオメモリ１１３にアクセスするのに必要なロウ
アドレス選択信号、カラムアドレス選択信号及び書込み
イネーブル信号のような他のサイクルのビデオメモリ制
御信号を発生させるようにメモリサイクルジエネレータ
２１０に指令する。メモリサイクルジエネレータ２１０
は従来の設計のものであり、メモリサイクルジエネレー
タ２１０が要求されたメモリサイクルを完了したとき、
メモリサイクルアービタ２０６に肯定応答（ＡＣＫ）信
号を返す。
【００１７】図３は充填レベル選択回路２０５の概略を
示す。図示のように充填レベル選択回路２０５は、ＡＮ
Ｄゲート３０１〜３０４、ＯＲゲート３０５〜３０６、
ＮＡＮＤゲート３０７及びＮＯＲゲート３０８を含む。
充填レベル選択回路２０５は、モードレジスタ２０３の
５つのビツトの現在の状態に基づいて処理装置ビデオメ
モリアクセスのための最小充填レベルを選択する。ＯＲ
ゲート３０５の出力は、充填レベル検出回路２０２によ
つて感知された現在のＦＩＦＯ充填レベルが充填レベル
選択回路２０５により選択された最小レベルに達してい
るか又は上回つていることを示す充填レベルＯＫ信号で
ある。
【００１８】図４はメモリサイクルアービタ２０６の状
態図である。図４及び図２を組み合わせて参照すれば判
るようにこのメモリサイクルアービタは３つの状態を有
し、ＦＩＦＯの変化及びＣＰＵがビデオメモリにアクセ
スする現在の必要性に応答して、状態間を移動する。第
１の状態は遊休状態であり、この遊休状態においてアー
ビタは、ＦＩＦＯが完全に一杯でなくなるか又はＣＰＵ
がビデオメモリへのアクセスを必要とするまで待機す
る。第２の状態においてＣＲＴＣはビデオメモリ１１３
へのアクセスを有し、ＦＩＦＯが一杯になるか又はＣＰ
Ｕがビデオメモリへのアクセスを必要とし、かつ充填レ
ベルがＯＫ状態となるまでＦＩＦＯにビデオデータを転
送する。第３の状態において、ＣＰＵはビデオメモリへ
のアクセスを有する。
【００１９】
【発明の効果】上述の通り本発明によれば、先入れ先出
しバツフア（ＦＩＦＯ）及びプログラマブル動作モード
を設けることにより、中央処理装置は動作モード次第で
多数の異なるバツフア充填レベルにおいてビデオメモリ
に容易にアクセスすることができる。
【図面の簡単な説明】
【図１】図１は本発明のビデオグラフイツクシステムを
含むコンピユータのブロツク図である。
【図２】図２はビデオメモリインタフエースユニツトの
ブロツク図である。
【図３】図３は充填レベル選択回路のブロツク図であ
る。
【図４】図４はメモリサイクルアービタの動作及び構成
を示す略線図である。
【符号の説明】
１００……コンピユータ、１０１……ビデオシステム、
１０２……中央処理装置ユニツト（ＣＰＵ）、１０３…
…メモリバス、１０４……入出力バス（Ｉ／Ｏバス）、
１０５……半導体メモリ、１０６……キーボード、１０
７……位置決め装置、１０８……ハードデイスクドライ
ブ、１０９……フロツピーデイスクドライブ、１１０…
…電源、１１１……陰極線管コントローラ（ＣＲＴ
Ｃ）、１１２……メモリインタフエース、１１３……ビ
デオメモリ、１１４……並直列変換回路、１１５……デ
イジタルアナログ変換回路（ＤＡＣ）、１１６……ラス
タ走査型表示装置、２０１……ＦＩＦＯ、２０２……充
填レベル検出回路、２０３……モードレジスタ、２０４
……アドレスデコード回路、２０５……充填レベル選択
回路、２０６……メモリサイクルアービタ、２０７……
マルチプレクサＭＵＸ、２０８……バツフア、２０９…
…ラツチ回路、２１０……メモリサイクルジエネレー
タ、３０１〜３０４……ＡＮＤゲート、３０５〜３０６
……ＯＲゲート、３０７……ＮＡＮＤゲート、３０８…
…ＮＯＲゲート。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】ビデオメモリポートに結合された入力端を
    有する先入れ先出しバツフア（「ＦＩＦＯ」）と、 上記先入れ先出しバツフア（ＦＩＦＯ）の少なくとも２
    つの充填レベルを検出する、上記先入れ先出しバツフア
    （ＦＩＦＯ）に結合された充填レベル検出手段と、 プログラマブルモードレジスタと、 上記モードレジスタが第１のモードにプログラムされる
    とき第１の最小充填レベルを選択し、かつ上記モードレ
    ジスタが第２のモードにプログラムされるとき第２の最
    小充填レベルを選択する、上記充填レベル検出手段及び
    上記モードレジスタ間に結合された充填レベル選択手段
    と、 処理装置アクセスポートにおけるアドレス及びビデオデ
    ータを上記ビデオメモリポートに結合する、上記処理装
    置アクセスポート及び上記ビデオメモリポート間に結合
    された処理装置アクセス手段と、 上記先入れ先出しバツフア（ＦＩＦＯ）の現在の充填レ
    ベルが上記レベル選択手段により選択された最小充填レ
    ベル以下であるとき上記処理装置アクセス手段をデイス
    イネーブルする手段とを具えることを特徴とするビデオ
    メモリインタフエース。
  2. 【請求項２】さらに、第１の状態、第２の状態及び第３
    の状態を有するアービタを具え、 上記第１の状態においては上記ビデオポートへのアクセ
    スは与えられず、上記第２の状態においては上記ビデオ
    ポートから上記先入れ先出しバツフア（ＦＩＦＯ）にビ
    デオ情報がロードされ、上記第３の状態においては上記
    処理装置ポートから上記ビデオポートにビデオ情報が転
    送されることを特徴とする請求項１に記載のビデオメモ
    リインタフエース。
  3. 【請求項３】ビデオメモリと、 上記ビデオメモリに結合された入力端を有する先入れ先
    出しバツフア（「ＦＩＦＯ」）と、 上記先入れ先出しバツフア（ＦＩＦＯ）の少なくとも２
    つの充填レベルを検出する、上記先入れ先出しバツフア
    （ＦＩＦＯ）に結合された充填レベル検出手段と、 プログラマブルモードレジスタと、 上記モードレジスタが第１のモードにプログラムされる
    とき第１の充填レベルを選択し、かつ上記モードレジス
    タが第２のモードにプログラムされるとき第２の充填レ
    ベルを選択する、上記充填レベル検出手段及び上記モー
    ドレジスタ間に結合されたレベル選択手段と、 処理装置アクセスポートにおけるアドレス及びビデオデ
    ータを上記ビデオメモリに結合する上記処理装置アクセ
    スポート及び上記ビデオメモリ間に結合された処理装置
    アクセス手段と、 上記先入れ先出し（ＦＩＦＯ）の現在の充填レベルが上
    記レベル選択手段により選択された最小充填レベル以下
    であるとき上記処理装置アクセス手段をデイスイネーブ
    ルする手段とを具えることを特徴とするビデオアダプ
    タ。
  4. 【請求項４】さらに、第１の状態、第２の状態及び第３
    の状態を有するアービタを具え、 上記第１の状態においては上記ビデオメモリへのアクセ
    スは与えられず、上記第２の状態においては上記ビデオ
    メモリから上記先入れ先出しバツフア（ＦＩＦＯ）にビ
    デオ情報がロードされ、上記第３の状態においては上記
    処理装置ポートから上記ビデオメモリにビデオ情報が転
    送されることを特徴とする請求項３に記載のビデオアダ
    プタ。
  5. 【請求項５】少なくとも１つの処理装置ユニツトと、 メモリバスを介して上記処理装置ユニツトに結合された
    メモリと、 入出力（Ｉ／Ｏ）バスを介して上記処理装置ユニツトに
    結合された複数の入出力（「Ｉ／Ｏ」）装置と、 上記コンピユータに電力を供給する電源と、 上記処理装置ユニツトに結合されたビデオシステムとを
    具え、上記ビデオシステムは、 ビデオメモリと、 上記ビデオメモリに結合された入力端を有する先入れ先
    出しバツフア（「ＦＩＦＯ」）と、 上記先入れ先出しバツフア（ＦＩＦＯ）の少なくとも２
    つの充填レベルを検出する、上記先入れ先出しバツフア
    （ＦＩＦＯ）に結合された充填レベル検出手段と、 プログラマブルモードレジスタと、 上記モードレジスタが第１のモードにプログラムされる
    とき第１の充填レベルを選択し、かつ上記モードレジス
    タが第２のモードにプログラムされるとき第２の充填レ
    ベルを選択する、上記充填レベル検出手段及び上記モー
    ドレジスタ間に結合されたレベル選択手段と、 上記処理装置ユニツトをイネーブルすることにより、ビ
    デオデータを上記ビデオメモリに書き込む、上記処理装
    置ユニツト及び上記ビデオメモリ間に結合された処理装
    置アクセス手段と、 上記先入れ先出しバツフア（ＦＩＦＯ）の現在の充填レ
    ベルが上記レベル選択手段により選択された最小充填レ
    ベル以下であるとき上記処理装置アクセス手段をデイス
    イネーブルする手段とを含むことを特徴とするコンピユ
    ータ。
  6. 【請求項６】さらに、第１の状態、第２の状態及び第３
    の状態を有するアービタを具え、 上記第１の状態においては上記ビデオメモリへのアクセ
    スは与えられず、上記第２の状態においては上記ビデオ
    メモリから上記先入れ先出しバツフア（ＦＩＦＯ）にビ
    デオ情報がロードされ、上記第３の状態においては上記
    処理装置から上記ビデオメモリにビデオ情報が転送され
    ることを特徴とする請求項５に記載のビデオアダプタ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345165A (ja) * 1997-12-05 1999-12-14 Texas Instr Inc <Ti> アクセス待ち時間を減少するため優先度とバースト制御を使用するトラフィック・コントローラ

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW371340B (en) * 1992-10-09 1999-10-01 Hudson Soft Co Ltd Image processing system
KR0140674B1 (ko) * 1993-04-12 1998-06-15 모리시다 요이치 영상신호처리장치 및 처리방법
JP3527259B2 (ja) * 1993-04-12 2004-05-17 松下電器産業株式会社 映像信号処理装置及び処理方法
US5563633A (en) * 1993-12-30 1996-10-08 At&T Global Information Solutions Company Method and apparatus for data compression during monitor refresh operations
US5821910A (en) * 1995-05-26 1998-10-13 National Semiconductor Corporation Clock generation circuit for a display controller having a fine tuneable frame rate
US5900886A (en) * 1995-05-26 1999-05-04 National Semiconductor Corporation Display controller capable of accessing an external memory for gray scale modulation data
US6204864B1 (en) 1995-06-07 2001-03-20 Seiko Epson Corporation Apparatus and method having improved memory controller request handler
US5767866A (en) * 1995-06-07 1998-06-16 Seiko Epson Corporation Computer system with efficient DRAM access
KR0155044B1 (ko) * 1995-11-03 1998-11-16 김광호 선입선출 메모리를 이용한 램데이타 전송장치 및 그 방법
US5767862A (en) * 1996-03-15 1998-06-16 Rendition, Inc. Method and apparatus for self-throttling video FIFO
US5933155A (en) * 1996-11-06 1999-08-03 Silicon Graphics, Inc. System and method for buffering multiple frames while controlling latency
US5953020A (en) * 1997-06-30 1999-09-14 Ati Technologies, Inc. Display FIFO memory management system
GB9724028D0 (en) * 1997-11-13 1998-01-14 Advanced Telecommunications Mo Shared memory access controller
EP0940757A3 (en) * 1997-12-05 2000-05-24 Texas Instruments Incorporated Traffic controller using priority and burst control for reducing access latency
US6145033A (en) * 1998-07-17 2000-11-07 Seiko Epson Corporation Management of display FIFO requests for DRAM access wherein low priority requests are initiated when FIFO level is below/equal to high threshold value
US6119207A (en) * 1998-08-20 2000-09-12 Seiko Epson Corporation Low priority FIFO request assignment for DRAM access
JP3581601B2 (ja) * 1998-12-18 2004-10-27 松下電器産業株式会社 データ転送装置、データ転送システムおよび記録媒体
US6604156B1 (en) 1999-09-15 2003-08-05 Koninklijke Philips Electronics N.V. Message buffer full handling in a CAN device that employs reconfigurable message buffers
US6693641B1 (en) * 2000-05-25 2004-02-17 Intel Corporation Calculating display mode values
US8095816B1 (en) 2007-04-05 2012-01-10 Marvell International Ltd. Processor management using a buffer
US8443187B1 (en) 2007-04-12 2013-05-14 Marvell International Ltd. Authentication of computing devices in server based on mapping between port identifier and MAC address that allows actions-per-group instead of just actions-per-single device
US20080303836A1 (en) * 2007-06-01 2008-12-11 National Semiconductor Corporation Video display driver with partial memory control
US8321706B2 (en) 2007-07-23 2012-11-27 Marvell World Trade Ltd. USB self-idling techniques
US8171309B1 (en) 2007-11-16 2012-05-01 Marvell International Ltd. Secure memory controlled access
US8510560B1 (en) 2008-08-20 2013-08-13 Marvell International Ltd. Efficient key establishment for wireless networks
WO2010033497A1 (en) 2008-09-18 2010-03-25 Marvell World Trade Ltd. Preloading applications onto memory at least partially during boot up
WO2010077787A1 (en) * 2009-01-05 2010-07-08 Marvell World Trade Ltd. Method and system for hibernation or suspend using a non-volatile-memory device
JP5152402B2 (ja) * 2009-02-27 2013-02-27 富士通株式会社 動画像符号化装置、動画像符号化方法及び動画像符号化用コンピュータプログラム
US9141394B2 (en) 2011-07-29 2015-09-22 Marvell World Trade Ltd. Switching between processor cache and random-access memory
US9436629B2 (en) 2011-11-15 2016-09-06 Marvell World Trade Ltd. Dynamic boot image streaming
US9575768B1 (en) 2013-01-08 2017-02-21 Marvell International Ltd. Loading boot code from multiple memories
US9736801B1 (en) 2013-05-20 2017-08-15 Marvell International Ltd. Methods and apparatus for synchronizing devices in a wireless data communication system
US9521635B1 (en) 2013-05-21 2016-12-13 Marvell International Ltd. Methods and apparatus for selecting a device to perform shared functionality in a deterministic and fair manner in a wireless data communication system
CN105518621B (zh) 2013-07-31 2019-09-17 马维尔国际贸易有限公司 将引导操作并行化的方法
US10979412B2 (en) 2016-03-08 2021-04-13 Nxp Usa, Inc. Methods and apparatus for secure device authentication

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58166385A (ja) * 1982-03-27 1983-10-01 キヤノン株式会社 表示メモリ・アクセス方式
JPS5995587A (ja) * 1982-11-24 1984-06-01 日本電気株式会社 表示処理装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2016757A (en) * 1978-02-21 1979-09-26 Data General Corp Display Terminal
JPS6057090B2 (ja) * 1980-09-19 1985-12-13 株式会社日立製作所 データ記憶装置およびそれを用いた処理装置
US4608603A (en) * 1983-07-18 1986-08-26 Harris Corporation Microprocessor driven video generator
US4642794A (en) * 1983-09-27 1987-02-10 Motorola Computer Systems, Inc. Video update FIFO buffer
US4704697A (en) * 1985-06-17 1987-11-03 Counterpoint Computers Multiple station video memory
EP0206743A3 (en) * 1985-06-20 1990-04-25 Texas Instruments Incorporated Zero fall-through time asynchronous fifo buffer with nonambiguous empty/full resolution
JPS6242228A (ja) * 1985-08-19 1987-02-24 Nec Corp 表示情報処理システム
JPH083956B2 (ja) * 1986-09-18 1996-01-17 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
JP2610275B2 (ja) * 1987-09-19 1997-05-14 株式会社ハドソン ビデオメモリ転送制御装置
GB2246935B (en) * 1987-09-19 1992-05-20 Hudson Soft Co Ltd An apparatus for the control of an access to a video memory
US5088053A (en) * 1987-11-16 1992-02-11 Intel Corporation Memory controller as for a video signal processor
US5065343A (en) * 1988-03-31 1991-11-12 Yokogawa Electric Corporation Graphic display system for process control using a plurality of displays connected to a common processor and using an fifo buffer
US4942553A (en) * 1988-05-12 1990-07-17 Zilog, Inc. System for providing notification of impending FIFO overruns and underruns
JPH01293431A (ja) * 1988-05-23 1989-11-27 Toshiba Corp メモリアクセス方式
US5027330A (en) * 1988-12-30 1991-06-25 At&T Bell Laboratories FIFO memory arrangement including a memory location fill indication
US5155810A (en) * 1989-01-10 1992-10-13 Bull Hn Information Systems Inc. Dual FIFO peripheral with combinatorial logic circuitry
US5150109A (en) * 1989-02-13 1992-09-22 Touchstone Computers, Inc. VGA controller card
US4994912A (en) * 1989-02-23 1991-02-19 International Business Machines Corporation Audio video interactive display
US5267191A (en) * 1989-04-03 1993-11-30 Ncr Corporation FIFO memory system
US5151997A (en) * 1989-08-10 1992-09-29 Apple Computer, Inc. Computer with adaptable video circuitry
US5084841A (en) * 1989-08-14 1992-01-28 Texas Instruments Incorporated Programmable status flag generator FIFO using gray code
US5122988A (en) * 1989-09-21 1992-06-16 Schlumberger Tecnologies, Inc. Data stream smoothing using a FIFO memory
US5136695A (en) * 1989-11-13 1992-08-04 Reflection Technology, Inc. Apparatus and method for updating a remote video display from a host computer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58166385A (ja) * 1982-03-27 1983-10-01 キヤノン株式会社 表示メモリ・アクセス方式
JPS5995587A (ja) * 1982-11-24 1984-06-01 日本電気株式会社 表示処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11345165A (ja) * 1997-12-05 1999-12-14 Texas Instr Inc <Ti> アクセス待ち時間を減少するため優先度とバースト制御を使用するトラフィック・コントローラ

Also Published As

Publication number Publication date
US5617118A (en) 1997-04-01
CA2065979A1 (en) 1992-12-11
DE69216922D1 (de) 1997-03-06
EP0522697A1 (en) 1993-01-13
CA2065979C (en) 1999-01-19
EP0522697B1 (en) 1997-01-22
JPH0731490B2 (ja) 1995-04-10

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