JPH05183588A - デジタル波形スムーザー回路 - Google Patents
デジタル波形スムーザー回路Info
- Publication number
- JPH05183588A JPH05183588A JP34470191A JP34470191A JPH05183588A JP H05183588 A JPH05183588 A JP H05183588A JP 34470191 A JP34470191 A JP 34470191A JP 34470191 A JP34470191 A JP 34470191A JP H05183588 A JPH05183588 A JP H05183588A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock
- output
- frequency
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【目的】この発明の目的は、簡易な構造で高速デジタル
信号の波形をスムージングでき、小型化、信頼性向上を
実現可能なデジタル波形スムーザー回路を提供すること
にある。 【構成】この発明は、入力デジタル信号を１シンボル遅
延して、入力信号との排他的論理和をとり、その出力レ
ベルがハイレベルのときクロックを選択的に導出してカ
ウンタにカウントさせ、このカウンタを入力デジタル信
号の立上がりでリセットし、そのカウント出力を読出し
アドレスとして予め正弦波波形データが記憶されたＲＯ
Ｍに与えて対応データを読出し、アナログ信号に変換し
て、基本波のみを抽出するようにしたものである。
信号の波形をスムージングでき、小型化、信頼性向上を
実現可能なデジタル波形スムーザー回路を提供すること
にある。 【構成】この発明は、入力デジタル信号を１シンボル遅
延して、入力信号との排他的論理和をとり、その出力レ
ベルがハイレベルのときクロックを選択的に導出してカ
ウンタにカウントさせ、このカウンタを入力デジタル信
号の立上がりでリセットし、そのカウント出力を読出し
アドレスとして予め正弦波波形データが記憶されたＲＯ
Ｍに与えて対応データを読出し、アナログ信号に変換し
て、基本波のみを抽出するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、デジタル信号の周波
数帯域を波形処理によって制限するデジタル波形スムー
ザー回路に関する。
数帯域を波形処理によって制限するデジタル波形スムー
ザー回路に関する。
【０００２】
【従来の技術】一般に、衛星通信や地上マイクロ波通信
における無線伝送方式にあっては、搬送波をデジタル信
号で変調する搬送波変調伝送方式が用いられる。ＰＳＫ
（フェーズ・シフト・キーイング）変調方式もそのひと
つであり、基本的にデジタル信号の“１”、“０”に応
じて搬送波の位相を切り替えていくものである。
における無線伝送方式にあっては、搬送波をデジタル信
号で変調する搬送波変調伝送方式が用いられる。ＰＳＫ
（フェーズ・シフト・キーイング）変調方式もそのひと
つであり、基本的にデジタル信号の“１”、“０”に応
じて搬送波の位相を切り替えていくものである。
【０００３】ところで、デジタル信号は矩形波であり、
多くの高調波成分を含んでいる。したがって、このデジ
タル信号にそのままＰＳＫ変調を施すと、その周波数帯
域が広くなり、多重伝送が困難になる。そこで、デジタ
ル信号の波形を鈍らせて高調波成分を除去し、帯域制限
することが考えられる。以下、このような波形処理を行
う回路をデジタル波形スムーザー回路と称する。
多くの高調波成分を含んでいる。したがって、このデジ
タル信号にそのままＰＳＫ変調を施すと、その周波数帯
域が広くなり、多重伝送が困難になる。そこで、デジタ
ル信号の波形を鈍らせて高調波成分を除去し、帯域制限
することが考えられる。以下、このような波形処理を行
う回路をデジタル波形スムーザー回路と称する。
【０００４】上記のような波形処理には、ローパスフィ
ルタを用いるのが一般的であるが、実際には立ち上がり
後、立ち下がり後の振動収束が困難であり、特性の設定
が容易でない。そこで、USP4,339,724（文献「DIGITAL
COMMUNICATIONS」（著者Dr.KAMIO FEHER ，Ph. D.，M.
A. Sc，P. Eng. ）に詳細が記載されている）に示され
るフィルタを利用することが考えられている。
ルタを用いるのが一般的であるが、実際には立ち上がり
後、立ち下がり後の振動収束が困難であり、特性の設定
が容易でない。そこで、USP4,339,724（文献「DIGITAL
COMMUNICATIONS」（著者Dr.KAMIO FEHER ，Ph. D.，M.
A. Sc，P. Eng. ）に詳細が記載されている）に示され
るフィルタを利用することが考えられている。
【０００５】このフィルタは、図９に示すように、第１
乃至第４の信号源３１〜３４と、各信号源３１〜３４の
出力を制御信号に応じて導出する第１乃至第４のスイッ
チ３５〜３８と、入力デジタル信号に応じて各スイッチ
３５〜３８に対する制御信号を発生するロジック回路３
９とで構成される。
乃至第４の信号源３１〜３４と、各信号源３１〜３４の
出力を制御信号に応じて導出する第１乃至第４のスイッ
チ３５〜３８と、入力デジタル信号に応じて各スイッチ
３５〜３８に対する制御信号を発生するロジック回路３
９とで構成される。
【０００６】第１、第２の信号源３１，３２はそれぞれ
振幅がＥで、周波数が入力デジタル信号の周波数の１／
４の正弦波信号を発生するが、互いに位相がπだけずれ
ている。第３、第４の信号源３３，３４はそれぞれ＋
Ｅ、−Ｅの直流電圧信号を発生する。各スイッチ３５〜
３８で導出された信号は合成されて出力されるが、さら
にロジック回路３９にフィードバックされる。
振幅がＥで、周波数が入力デジタル信号の周波数の１／
４の正弦波信号を発生するが、互いに位相がπだけずれ
ている。第３、第４の信号源３３，３４はそれぞれ＋
Ｅ、−Ｅの直流電圧信号を発生する。各スイッチ３５〜
３８で導出された信号は合成されて出力されるが、さら
にロジック回路３９にフィードバックされる。
【０００７】いま、図１０（ａ）に示すデジタル信号
（ＮＲＺ符号によるデータ列）がロジック回路３９に入
力されたとする。ロジック回路３９は入力デジタル信号
の状態変化を判別し、この判別結果に基づきスイッチ３
５〜３８をオン／オフ制御して、１シンボル毎に信号源
３１〜３４の出力の一つを選択していく。これにより、
図１０（ｂ）に示すように、入力デジタル信号の高調波
成分を除去した信号波形が得られる。
（ＮＲＺ符号によるデータ列）がロジック回路３９に入
力されたとする。ロジック回路３９は入力デジタル信号
の状態変化を判別し、この判別結果に基づきスイッチ３
５〜３８をオン／オフ制御して、１シンボル毎に信号源
３１〜３４の出力の一つを選択していく。これにより、
図１０（ｂ）に示すように、入力デジタル信号の高調波
成分を除去した信号波形が得られる。
【０００８】しかしながら、上記構成のフィルタを用い
たデジタル波形スムーザー回路では、複数の信号源を１
シンボル毎に選択していくスイッチの高速化が困難であ
り、近年の衛星通信等に用いられるデジタル信号のビッ
トレートに対応することができない。また、複数の信号
源を必要とするため、構造的に複雑で、小型化、信頼性
の面で問題が大きい。
たデジタル波形スムーザー回路では、複数の信号源を１
シンボル毎に選択していくスイッチの高速化が困難であ
り、近年の衛星通信等に用いられるデジタル信号のビッ
トレートに対応することができない。また、複数の信号
源を必要とするため、構造的に複雑で、小型化、信頼性
の面で問題が大きい。
【０００９】
【発明が解決しようとする課題】以上述べたように従来
では、高速デジタル信号の高調波成分を除去して波形を
スムージングする有効な手段がなかった。
では、高速デジタル信号の高調波成分を除去して波形を
スムージングする有効な手段がなかった。
【００１０】この発明は上記の課題を解決するためにな
されたもので、簡易な構造で高速デジタル信号の波形を
スムージングでき、小型化、信頼性向上を実現可能なデ
ジタル波形スムーザー回路を提供することを目的とす
る。
されたもので、簡易な構造で高速デジタル信号の波形を
スムージングでき、小型化、信頼性向上を実現可能なデ
ジタル波形スムーザー回路を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
にこの発明に係るデジタル波形スムーザー回路は、第
１、第２のレベルによりデータを示す入力デジタル信号
を１シンボル遅延する遅延回路と、この遅延回路の出力
と入力デジタル信号との排他的論理和をとる論理ゲート
回路と、前記入力デジタル信号の周波数と比較して十分
高い周波数のクロックを発生するクロック発生回路と、
前記論理ゲート回路の出力信号が第１のレベルのとき前
記クロック発生回路の出力クロックを選択的に導出する
クロック導出回路と、この回路の出力クロックをカウン
トし、前記入力デジタル信号が第２のレベルから第１の
レベルに状態変化するときそのカウント値を初期値に戻
すカウンタと、予め前記クロックが前記入力デジタル信
号の１シンボル中に入る個数の倍のデータ領域に１周期
分の正弦波波形デジタルデータが記憶され、前記カウン
タの出力を読出しアドレスとして、対応するデジタルデ
ータを出力する波形データ記憶回路と、この波形データ
記憶回路の出力をアナログ信号に変換するデジタルアナ
ログ変換回路と、この回路の出力から基本波のみを抽出
するローパスフィルタとを具備する構成を第１の特徴と
する。
にこの発明に係るデジタル波形スムーザー回路は、第
１、第２のレベルによりデータを示す入力デジタル信号
を１シンボル遅延する遅延回路と、この遅延回路の出力
と入力デジタル信号との排他的論理和をとる論理ゲート
回路と、前記入力デジタル信号の周波数と比較して十分
高い周波数のクロックを発生するクロック発生回路と、
前記論理ゲート回路の出力信号が第１のレベルのとき前
記クロック発生回路の出力クロックを選択的に導出する
クロック導出回路と、この回路の出力クロックをカウン
トし、前記入力デジタル信号が第２のレベルから第１の
レベルに状態変化するときそのカウント値を初期値に戻
すカウンタと、予め前記クロックが前記入力デジタル信
号の１シンボル中に入る個数の倍のデータ領域に１周期
分の正弦波波形デジタルデータが記憶され、前記カウン
タの出力を読出しアドレスとして、対応するデジタルデ
ータを出力する波形データ記憶回路と、この波形データ
記憶回路の出力をアナログ信号に変換するデジタルアナ
ログ変換回路と、この回路の出力から基本波のみを抽出
するローパスフィルタとを具備する構成を第１の特徴と
する。
【００１２】また、第１、第２のレベルによりデータを
示す入力デジタル信号を１シンボル遅延する遅延回路
と、この遅延回路の出力と入力デジタル信号との排他的
論理和をとる論理ゲート回路と、前記入力デジタル信号
の周波数と比較して十分高い周波数のクロックを発生す
るクロック発生回路と、前記論理ゲート回路の出力信号
が第１のレベルのとき前記クロック発生回路の出力クロ
ックを選択的に導出するクロック導出回路と、周波数特
定値をラッチするラッチ回路と、このラッチ回路の保持
値を前記クロック導出回路の出力クロックに応じて累積
加算し、前記入力デジタル信号が第２のレベルから第１
のレベルに状態変化するときその演算値を初期値に戻す
アキュムレータと、予め１周期分の正弦波波形デジタル
データが記憶され、前記アキュムレータの出力を読出し
アドレスとして、対応するデジタルデータを出力する記
憶回路と、この記憶回路の出力をアナログ信号に変換す
るデジタルアナログ変換回路と、この回路の出力から基
本波のみを抽出するローパスフィルタと、前記周波数特
定値を入力デジタル信号の周波数に設定する周波数設定
手段とを具備する構成を第２の特徴とする。
示す入力デジタル信号を１シンボル遅延する遅延回路
と、この遅延回路の出力と入力デジタル信号との排他的
論理和をとる論理ゲート回路と、前記入力デジタル信号
の周波数と比較して十分高い周波数のクロックを発生す
るクロック発生回路と、前記論理ゲート回路の出力信号
が第１のレベルのとき前記クロック発生回路の出力クロ
ックを選択的に導出するクロック導出回路と、周波数特
定値をラッチするラッチ回路と、このラッチ回路の保持
値を前記クロック導出回路の出力クロックに応じて累積
加算し、前記入力デジタル信号が第２のレベルから第１
のレベルに状態変化するときその演算値を初期値に戻す
アキュムレータと、予め１周期分の正弦波波形デジタル
データが記憶され、前記アキュムレータの出力を読出し
アドレスとして、対応するデジタルデータを出力する記
憶回路と、この記憶回路の出力をアナログ信号に変換す
るデジタルアナログ変換回路と、この回路の出力から基
本波のみを抽出するローパスフィルタと、前記周波数特
定値を入力デジタル信号の周波数に設定する周波数設定
手段とを具備する構成を第２の特徴とする。
【００１３】
【作用】上記第１の特徴とする構成では、入力デジタル
信号を１シンボル遅延して、入力デジタル信号との排他
的論理和をとり、そのレベルが第１のレベルのときクロ
ックを選択的に導出してカウンタにカウントさせ、この
カウンタを入力デジタル信号が第２のレベルから第１の
レベルに状態変化するときリセットし、そのカウント出
力を読出しアドレスとして予め正弦波波形データが記憶
された記憶回路に与えて対応データを読出し、アナログ
信号に変換して、基本波のみを抽出する。
信号を１シンボル遅延して、入力デジタル信号との排他
的論理和をとり、そのレベルが第１のレベルのときクロ
ックを選択的に導出してカウンタにカウントさせ、この
カウンタを入力デジタル信号が第２のレベルから第１の
レベルに状態変化するときリセットし、そのカウント出
力を読出しアドレスとして予め正弦波波形データが記憶
された記憶回路に与えて対応データを読出し、アナログ
信号に変換して、基本波のみを抽出する。
【００１４】また、上記第２の特徴とする構成では、入
力デジタル信号を１シンボル遅延して、入力デジタル信
号との排他的論理和をとり、そのレベルが第１のレベル
のときクロックを選択的にアキュムレータに導出し、一
方、入力デジタル信号の周波数に相当する値をラッチ回
路にラッチさせ、その保持値をアキュムレータに送っ
て、導出されたクロックに応じて累積加算し、入力デジ
タル信号が第２のレベルから第１のレベルに状態変化す
るときその演算値を初期値に戻し、その演算値を読出し
アドレスとして予め正弦波波形データが記憶された記憶
回路に与えて対応データを読出し、アナログ信号に変換
して、基本波のみを抽出する。
力デジタル信号を１シンボル遅延して、入力デジタル信
号との排他的論理和をとり、そのレベルが第１のレベル
のときクロックを選択的にアキュムレータに導出し、一
方、入力デジタル信号の周波数に相当する値をラッチ回
路にラッチさせ、その保持値をアキュムレータに送っ
て、導出されたクロックに応じて累積加算し、入力デジ
タル信号が第２のレベルから第１のレベルに状態変化す
るときその演算値を初期値に戻し、その演算値を読出し
アドレスとして予め正弦波波形データが記憶された記憶
回路に与えて対応データを読出し、アナログ信号に変換
して、基本波のみを抽出する。
【００１５】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。
詳細に説明する。
【００１６】図１はこの発明に係るデジタル波形スムー
ザー回路の第１の実施例の構成を示すものである。図１
において、１は入力端子であり、この端子１に供給され
たデジタル信号ＤＳは直接ＥＸ−ＯＲ（排他的論理和）
ゲート回路２の一方の入力端に供給されると共に、遅延
回路３で１シンボル分（Ｔ）遅延されて、ＥＸ−ＯＲゲ
ート回路２の他方の入力端に供給される。さらに、後述
のカウンタ６のリセット入力端Ｒに供給される。
ザー回路の第１の実施例の構成を示すものである。図１
において、１は入力端子であり、この端子１に供給され
たデジタル信号ＤＳは直接ＥＸ−ＯＲ（排他的論理和）
ゲート回路２の一方の入力端に供給されると共に、遅延
回路３で１シンボル分（Ｔ）遅延されて、ＥＸ−ＯＲゲ
ート回路２の他方の入力端に供給される。さらに、後述
のカウンタ６のリセット入力端Ｒに供給される。
【００１７】上記ＥＸ−ＯＲゲート回路２の出力はＡＮ
Ｄ（論理積）ゲート回路４の一方の入力端に供給され
る。このＡＮＤゲート回路４の他方の入力端にはクロッ
ク発生器５で発生されるクロックＣＬＫが供給される。
クロック発生器５は入力デジタル信号ＤＳと比較して十
分高い（１０倍以上）クロックＣＬＫを発生するもの
で、独自の発振器を用いてもよいが、例えば入力デジタ
ル信号からビットクロックを再生し、これを分周するこ
とによって得ることもできる。ここでは説明を簡単にす
るため、デジタル信号ＤＳの１シンボル中、ｍ個のクロ
ックが入るものとする。
Ｄ（論理積）ゲート回路４の一方の入力端に供給され
る。このＡＮＤゲート回路４の他方の入力端にはクロッ
ク発生器５で発生されるクロックＣＬＫが供給される。
クロック発生器５は入力デジタル信号ＤＳと比較して十
分高い（１０倍以上）クロックＣＬＫを発生するもの
で、独自の発振器を用いてもよいが、例えば入力デジタ
ル信号からビットクロックを再生し、これを分周するこ
とによって得ることもできる。ここでは説明を簡単にす
るため、デジタル信号ＤＳの１シンボル中、ｍ個のクロ
ックが入るものとする。
【００１８】上記ＡＮＤゲート回路４の出力はバイナリ
カウンタ６のクロック入力端ＣＫに供給される。カウン
タ６は入力クロックＣＬＫを最大値２ｍまでカウント
し、そのカウント値を出力するが、デジタル信号ＤＳの
立ち上がりでそのカウント値をリセットする。このカウ
ンタ６の出力は読出しアドレスとして波形発生用のＲＯ
Ｍ（リード・オンリー・メモリ）７に供給される。
カウンタ６のクロック入力端ＣＫに供給される。カウン
タ６は入力クロックＣＬＫを最大値２ｍまでカウント
し、そのカウント値を出力するが、デジタル信号ＤＳの
立ち上がりでそのカウント値をリセットする。このカウ
ンタ６の出力は読出しアドレスとして波形発生用のＲＯ
Ｍ（リード・オンリー・メモリ）７に供給される。
【００１９】このＲＯＭ７にはアドレス１〜２ｍに予め
１周期分（−π／２〜＋π／２）の正弦波波形 sin（θ
−π／２）（＝ cosθ）に対応したデータ列が記憶され
ている。このＲＯＭ７の出力はＤ／Ａ（デジタル／アナ
ログ）変換器８で電圧信号に変換された後、ローパスフ
ィルタ９で不要な高調波成分（折返し周波数成分等）が
除去されて、出力端子１０から導出される。上記構成に
おいて、図２を参照してその動作を説明する。
１周期分（−π／２〜＋π／２）の正弦波波形 sin（θ
−π／２）（＝ cosθ）に対応したデータ列が記憶され
ている。このＲＯＭ７の出力はＤ／Ａ（デジタル／アナ
ログ）変換器８で電圧信号に変換された後、ローパスフ
ィルタ９で不要な高調波成分（折返し周波数成分等）が
除去されて、出力端子１０から導出される。上記構成に
おいて、図２を参照してその動作を説明する。
【００２０】いま、図２（ａ）に示すようなＮＲＺ符号
によるデジタル信号ＤＳが入力端子１に供給されたとす
る。この入力デジタル信号ＤＳは、直接ＥＸ−ＯＲゲー
ト回路２の一方端に供給され、また遅延回路３により、
図２（ｂ）に示すように１シンボル分遅延されて、ＥＸ
−ＯＲゲート回路２の他方端に供給される。ＥＸ−ＯＲ
ゲート回路２は、図２（ａ），（ｂ）の排他的論理和を
とり、これによって図２（ｃ）に示すような波形出力が
得られる。
によるデジタル信号ＤＳが入力端子１に供給されたとす
る。この入力デジタル信号ＤＳは、直接ＥＸ−ＯＲゲー
ト回路２の一方端に供給され、また遅延回路３により、
図２（ｂ）に示すように１シンボル分遅延されて、ＥＸ
−ＯＲゲート回路２の他方端に供給される。ＥＸ−ＯＲ
ゲート回路２は、図２（ａ），（ｂ）の排他的論理和を
とり、これによって図２（ｃ）に示すような波形出力が
得られる。
【００２１】一方、クロック発生器５からは、図２
（ｇ）に示すように、入力デジタル信号ＤＳの１シンボ
ル期間にｍ個入るクロックＣＬＫが発生している。この
クロックＣＬＫは、図２（ｃ）のＥＸ−ＯＲ出力と共に
ＡＮＤゲート回路４に入力される。このＡＮＤゲート回
路４からは、図２（ｄ）に示すように、ＥＸ−ＯＲ出力
がハイレベルの期間、クロックＣＬＫが導出される。こ
のクロックＣＬＫはカウンタ６に供給される。
（ｇ）に示すように、入力デジタル信号ＤＳの１シンボ
ル期間にｍ個入るクロックＣＬＫが発生している。この
クロックＣＬＫは、図２（ｃ）のＥＸ−ＯＲ出力と共に
ＡＮＤゲート回路４に入力される。このＡＮＤゲート回
路４からは、図２（ｄ）に示すように、ＥＸ−ＯＲ出力
がハイレベルの期間、クロックＣＬＫが導出される。こ
のクロックＣＬＫはカウンタ６に供給される。
【００２２】このカウンタ６はＡＮＤゲート回路４から
のクロックＣＬＫを順にカウントし、そのカウント値を
ＲＯＭ７の読出しアドレスとしてＲＯＭ７に送る。但
し、カウンタ６は入力デジタル信号ＤＳの立ち上がりで
リセットがかかり、そのカウント値を“０”とする。１
シンボル中にクロックＣＬＫが入る個数はｍ個であり、
ＲＯＭ７にはアドレス“０”から“ｍ”までに cosθの
−π／２〜０の範囲の波形データが、“ｍ＋１”から
“２ｍ”までに cosθの０〜＋π／２の範囲の波形デー
タが記憶されている。
のクロックＣＬＫを順にカウントし、そのカウント値を
ＲＯＭ７の読出しアドレスとしてＲＯＭ７に送る。但
し、カウンタ６は入力デジタル信号ＤＳの立ち上がりで
リセットがかかり、そのカウント値を“０”とする。１
シンボル中にクロックＣＬＫが入る個数はｍ個であり、
ＲＯＭ７にはアドレス“０”から“ｍ”までに cosθの
−π／２〜０の範囲の波形データが、“ｍ＋１”から
“２ｍ”までに cosθの０〜＋π／２の範囲の波形デー
タが記憶されている。
【００２３】ここで、ＥＸ−ＯＲ出力をみると、入力デ
ジタル信号ＤＳの各シンボルが１つ前の状態から反転し
ているときハイレベルとなっている。したがって、シン
ボルが反転し続ければ、ＥＸ−ＯＲ出力が２シンボル以
上ハイレベルとなり、ＡＮＤゲート回路４から連続して
２ｍ個以上のクロックが出力されることになる。しか
し、この場合でも、カウンタ６はカウント値が２ｍにな
った時点でリセットがかかるため、読出しアドレスは２
ｍを越えず、新たに１からカウントしていく。よって、
ＲＯＭ７からは cosθの波形データが順に読出し出力さ
れる。
ジタル信号ＤＳの各シンボルが１つ前の状態から反転し
ているときハイレベルとなっている。したがって、シン
ボルが反転し続ければ、ＥＸ−ＯＲ出力が２シンボル以
上ハイレベルとなり、ＡＮＤゲート回路４から連続して
２ｍ個以上のクロックが出力されることになる。しか
し、この場合でも、カウンタ６はカウント値が２ｍにな
った時点でリセットがかかるため、読出しアドレスは２
ｍを越えず、新たに１からカウントしていく。よって、
ＲＯＭ７からは cosθの波形データが順に読出し出力さ
れる。
【００２４】また、ＥＸ−ＯＲ出力は入力デジタル信号
ＤＳの各シンボルが１つ前の状態と同一状態にあるとき
ローレベルとなっている。この期間はＡＮＤゲート回路
４からクロックＣＬＫが出力されず、カウンタ６はカウ
ントを停止する。このため、読出しアドレスは一定とな
り、ＲＯＭ７は対応するデータを読出しし続ける。
ＤＳの各シンボルが１つ前の状態と同一状態にあるとき
ローレベルとなっている。この期間はＡＮＤゲート回路
４からクロックＣＬＫが出力されず、カウンタ６はカウ
ントを停止する。このため、読出しアドレスは一定とな
り、ＲＯＭ７は対応するデータを読出しし続ける。
【００２５】このＲＯＭ７の出力をＤ／Ａ変換器８でア
ナログ信号に変換すれば、図２（ｅ）に示す波形信号が
得られ、これをローパスフィルタ９に通して基本波を取
り出すことにより、図２（ｆ）に示す波形信号が得られ
る。この信号は取りも直さず入力デジタル信号のスムー
ジング波形となっている。
ナログ信号に変換すれば、図２（ｅ）に示す波形信号が
得られ、これをローパスフィルタ９に通して基本波を取
り出すことにより、図２（ｆ）に示す波形信号が得られ
る。この信号は取りも直さず入力デジタル信号のスムー
ジング波形となっている。
【００２６】したがって、上記構成によるデジタル波形
スムーザー回路は、信号源として１個のＲＯＭを用い、
単に読出しアドレスを入力デジタル信号のシンボル変化
に応じて制御するだけで、スムージング波形が得られ
る。このため、従来のように複数の信号源を用意する必
要はなく、またそれを１シンボル毎に選択していくスイ
ッチをも不要であり、近年の衛星通信等に用いられるデ
ジタル信号のビットレートにも十分対応することがで
き、構造簡易にして、小型化、信頼性向上を実現でき
る。
スムーザー回路は、信号源として１個のＲＯＭを用い、
単に読出しアドレスを入力デジタル信号のシンボル変化
に応じて制御するだけで、スムージング波形が得られ
る。このため、従来のように複数の信号源を用意する必
要はなく、またそれを１シンボル毎に選択していくスイ
ッチをも不要であり、近年の衛星通信等に用いられるデ
ジタル信号のビットレートにも十分対応することがで
き、構造簡易にして、小型化、信頼性向上を実現でき
る。
【００２７】ところで、上記実施例において、クロック
ＣＬＫのタイミングは出力波形に影響を及ぼすため、入
力デジタル信号ＤＳの１シンボル中に確実にｍ個入るよ
うに、かつ同期するように安定制御する必要がある。こ
の制御処理を行うクロック発生器５の具体的な構成を図
３に示す。
ＣＬＫのタイミングは出力波形に影響を及ぼすため、入
力デジタル信号ＤＳの１シンボル中に確実にｍ個入るよ
うに、かつ同期するように安定制御する必要がある。こ
の制御処理を行うクロック発生器５の具体的な構成を図
３に示す。
【００２８】図３において、５１はビットクロック再生
器で、入力デジタル信号ＤＳから図２（ｈ）に示すビッ
トクロックＢＣＬＫを再生する。このビットクロックＢ
ＣＬＫは位相比較器５２に入力され、１／ｍ分周器５３
の出力クロックと位相比較される。この位相比較器５２
の出力はローパスフィルタ５４で電圧信号に変換された
後、電圧制御発振器（以下、ＶＣＯと称する）５５の制
御入力となる。
器で、入力デジタル信号ＤＳから図２（ｈ）に示すビッ
トクロックＢＣＬＫを再生する。このビットクロックＢ
ＣＬＫは位相比較器５２に入力され、１／ｍ分周器５３
の出力クロックと位相比較される。この位相比較器５２
の出力はローパスフィルタ５４で電圧信号に変換された
後、電圧制御発振器（以下、ＶＣＯと称する）５５の制
御入力となる。
【００２９】このＶＣＯ５５は制御電圧に応じた周波数
のクロックを発振出力するもので、その出力クロックは
分周器５３によって１／ｍの周波数に分周されて、位相
比較器５２に送られる。また、同時にクロック発生器５
の出力として前述したＡＮＤゲート回路４に送られる。
のクロックを発振出力するもので、その出力クロックは
分周器５３によって１／ｍの周波数に分周されて、位相
比較器５２に送られる。また、同時にクロック発生器５
の出力として前述したＡＮＤゲート回路４に送られる。
【００３０】すなわち、上記のクロック発生器５は位相
同期制御ループ（以下、ＰＬＬと称する）を構成してお
り、入力デジタル信号ＤＳからビットクロックＢＣＬＫ
を再生し、出力クロックＣＬＫを１／ｍに分周したクロ
ックと位相比較し、その比較結果に基づいてＶＣＯ５５
の発振周波数を制御することにより、入力デジタル信号
ＤＳと同期をとりつつ、１シンボル中にｍ個入るクロッ
クＣＬＫを生成している。
同期制御ループ（以下、ＰＬＬと称する）を構成してお
り、入力デジタル信号ＤＳからビットクロックＢＣＬＫ
を再生し、出力クロックＣＬＫを１／ｍに分周したクロ
ックと位相比較し、その比較結果に基づいてＶＣＯ５５
の発振周波数を制御することにより、入力デジタル信号
ＤＳと同期をとりつつ、１シンボル中にｍ個入るクロッ
クＣＬＫを生成している。
【００３１】上記構成によれば、クロックＣＬＫのタイ
ミングを入力デジタル信号ＤＳの１シンボル中に確実に
ｍ個入るように、かつ同期するように安定制御すること
ができる。
ミングを入力デジタル信号ＤＳの１シンボル中に確実に
ｍ個入るように、かつ同期するように安定制御すること
ができる。
【００３２】ところで、ビットレートが異なるデジタル
信号を適宜切り替えて取り扱う場合、上記構成のままで
も実現不可能ではないが、クロックＣＬＫの周波数、す
なわち１シンボル中に入るクロックＣＬＫの個数が入力
デジタル信号のビットレートに比例して増減してしまう
ので、例えばＤ／Ａ変換器８に高速変換処理可能なもの
を使用したり、ローパスフィルタ９のカットオフ周波数
を制御したりする必要がある。そこで、図４に示すよう
に構成して、クロックＣＬＫの周波数をほぼ等しくすれ
ば、そのような問題を改善できる。
信号を適宜切り替えて取り扱う場合、上記構成のままで
も実現不可能ではないが、クロックＣＬＫの周波数、す
なわち１シンボル中に入るクロックＣＬＫの個数が入力
デジタル信号のビットレートに比例して増減してしまう
ので、例えばＤ／Ａ変換器８に高速変換処理可能なもの
を使用したり、ローパスフィルタ９のカットオフ周波数
を制御したりする必要がある。そこで、図４に示すよう
に構成して、クロックＣＬＫの周波数をほぼ等しくすれ
ば、そのような問題を改善できる。
【００３３】図４において、１／ｍ分周器５３には各種
データレートに応じた複数の整数分周比ｍが設定可能な
プログラマブル分周器が用いられ、ＲＯＭ７には予め分
周比ｍに対応した複数の波形データ（ cosθ：−π／２
≦θ＜＋π／２）が記憶される。分周器５３の分周比ｍ
及びＲＯＭ７の波形データ選択はデータレート切換信号
ＣＳによって設定可能となされている。上記構成におい
て、図５にそれぞれ異なるデータレートのデジタル信号
ＤＳをスムージングする場合の動作を示す。
データレートに応じた複数の整数分周比ｍが設定可能な
プログラマブル分周器が用いられ、ＲＯＭ７には予め分
周比ｍに対応した複数の波形データ（ cosθ：−π／２
≦θ＜＋π／２）が記憶される。分周器５３の分周比ｍ
及びＲＯＭ７の波形データ選択はデータレート切換信号
ＣＳによって設定可能となされている。上記構成におい
て、図５にそれぞれ異なるデータレートのデジタル信号
ＤＳをスムージングする場合の動作を示す。
【００３４】いま、図５の（ａ１），（ａ２），（ａ
３）にそれぞれ示すデジタル信号ＤＳ１，ＤＳ２，ＤＳ
３をスムージングする場合を考える。ここでは説明を簡
単にするために、クロックＣＬＫの周波数を一定にする
ものとし、１シンボル中に入るクロックの個数ｍは、Ｄ
Ｓ１では４、ＤＳ２では６、ＤＳ３では８であるものと
する。
３）にそれぞれ示すデジタル信号ＤＳ１，ＤＳ２，ＤＳ
３をスムージングする場合を考える。ここでは説明を簡
単にするために、クロックＣＬＫの周波数を一定にする
ものとし、１シンボル中に入るクロックの個数ｍは、Ｄ
Ｓ１では４、ＤＳ２では６、ＤＳ３では８であるものと
する。
【００３５】まず、予め取り扱う３種のデジタル信号Ｄ
Ｓ１，ＤＳ２，ＤＳ３にそれぞれ対応する第１、第２、
第３の波形データを、分周比ｍ＝４，６，８に対応させ
てＲＯＭ７に記憶させておく。そして、デジタル信号入
力前に、データレート切換信号ＣＳによって、プログラ
マブル分周器５３の分周比ｍをそのデータレートに対応
する値に設定すると共に、ＲＯＭ７の読出しアドレスを
対応する波形データが読み出されるように切換設定す
る。
Ｓ１，ＤＳ２，ＤＳ３にそれぞれ対応する第１、第２、
第３の波形データを、分周比ｍ＝４，６，８に対応させ
てＲＯＭ７に記憶させておく。そして、デジタル信号入
力前に、データレート切換信号ＣＳによって、プログラ
マブル分周器５３の分周比ｍをそのデータレートに対応
する値に設定すると共に、ＲＯＭ７の読出しアドレスを
対応する波形データが読み出されるように切換設定す
る。
【００３６】デジタル信号ＤＳ１のスムージングを行う
には、分周器５３の分周比ｍを４に設定する。図５（ａ
１）のデジタル信号ＤＳ１を入力したときのＡＮＤゲー
ト回路４の出力クロックは、前述した説明から明らかな
ように、図５（ｂ１）に示すようになる。カウンタ６は
入力クロックによってカウントアップし、８になった時
点でリセットされる。ＲＯＭ７はｍ＝４に対応する波形
データの読出し状態に切換えられているので、カウンタ
６からの読出しアドレスによって得られるデータ出力を
Ｄ／Ａ変換すると、図５（ｃ１）中実線で示すようにな
る。このＤ／Ａ変換出力をローパスフィルタ９に通すこ
とにより、同図中点線で示すようなスムージング波形が
得られる。
には、分周器５３の分周比ｍを４に設定する。図５（ａ
１）のデジタル信号ＤＳ１を入力したときのＡＮＤゲー
ト回路４の出力クロックは、前述した説明から明らかな
ように、図５（ｂ１）に示すようになる。カウンタ６は
入力クロックによってカウントアップし、８になった時
点でリセットされる。ＲＯＭ７はｍ＝４に対応する波形
データの読出し状態に切換えられているので、カウンタ
６からの読出しアドレスによって得られるデータ出力を
Ｄ／Ａ変換すると、図５（ｃ１）中実線で示すようにな
る。このＤ／Ａ変換出力をローパスフィルタ９に通すこ
とにより、同図中点線で示すようなスムージング波形が
得られる。
【００３７】次に、デジタル信号ＤＳ２のスムージング
に切り換える場合、データレート切換信号ＣＳにより、
プログマブル分周器５３をｍ＝６に設定し、ＲＯＭ７を
第２の波形データ読出し状態に設定する。図５（ａ２）
のデジタル信号ＤＳ２を入力したときのＡＮＤゲート回
路４の出力クロックは図５（ｂ２）に示すようになる。
カウンタ６は１２になった時点でリセットされるように
なる。このカウンタ６からの読出しアドレスによって得
られるＲＯＭ７のデータ出力をＤ／Ａ変換すると、図５
（ｃ２）中実線で示すようになり、ローパスフィルタ９
に通すことにより、同図中点線で示すようなスムージン
グ波形が得られる。
に切り換える場合、データレート切換信号ＣＳにより、
プログマブル分周器５３をｍ＝６に設定し、ＲＯＭ７を
第２の波形データ読出し状態に設定する。図５（ａ２）
のデジタル信号ＤＳ２を入力したときのＡＮＤゲート回
路４の出力クロックは図５（ｂ２）に示すようになる。
カウンタ６は１２になった時点でリセットされるように
なる。このカウンタ６からの読出しアドレスによって得
られるＲＯＭ７のデータ出力をＤ／Ａ変換すると、図５
（ｃ２）中実線で示すようになり、ローパスフィルタ９
に通すことにより、同図中点線で示すようなスムージン
グ波形が得られる。
【００３８】デジタル信号ＤＳ３のスムージングに切り
換える場合も同様であり、データレート切換信号ＣＳに
より、プログマブル分周器５３をｍ＝８に設定し、ＲＯ
Ｍ７を第３の波形データ読出し状態に設定する。図５
（ａ３）のデジタル信号ＤＳ３を入力したときのＡＮＤ
ゲート回路４の出力クロックは図５（ｂ３）に示すよう
になり、カウンタ６は１６になった時点でリセットさ
れ、ＲＯＭ７のデータ出力をＤ／Ａ変換すると、図５
（ｃ３）中実線で示すようになり、ローパスフィルタ９
に通すことにより、同図中点線で示すようなスムージン
グ波形が得られる。
換える場合も同様であり、データレート切換信号ＣＳに
より、プログマブル分周器５３をｍ＝８に設定し、ＲＯ
Ｍ７を第３の波形データ読出し状態に設定する。図５
（ａ３）のデジタル信号ＤＳ３を入力したときのＡＮＤ
ゲート回路４の出力クロックは図５（ｂ３）に示すよう
になり、カウンタ６は１６になった時点でリセットさ
れ、ＲＯＭ７のデータ出力をＤ／Ａ変換すると、図５
（ｃ３）中実線で示すようになり、ローパスフィルタ９
に通すことにより、同図中点線で示すようなスムージン
グ波形が得られる。
【００３９】したがって、上記構成によれば、ビットレ
ートが異なるデジタル信号を適宜切り替えて取り扱う場
合に、クロックＣＬＫの周波数を入力デジタル信号のビ
ットレートにかかわらずほぼ一定にしているので、例え
ばＤ／Ａ変換器８に高速変換処理可能なものを使用した
り、ローパスフィルタ９のカットオフ周波数を制御した
りする必要がなくなる。
ートが異なるデジタル信号を適宜切り替えて取り扱う場
合に、クロックＣＬＫの周波数を入力デジタル信号のビ
ットレートにかかわらずほぼ一定にしているので、例え
ばＤ／Ａ変換器８に高速変換処理可能なものを使用した
り、ローパスフィルタ９のカットオフ周波数を制御した
りする必要がなくなる。
【００４０】ところで、上記実施例では、カウンタ６、
波形発生用ＲＯＭ７及びＤ／Ａ変換器８を用いたが、す
でに１チップＩＣ化された高速信号発生器ＤＦＳ（Dire
ct Frequency Synthesiser）を利用することもできる。
このＤＦＳの一例を図６に示す。
波形発生用ＲＯＭ７及びＤ／Ａ変換器８を用いたが、す
でに１チップＩＣ化された高速信号発生器ＤＦＳ（Dire
ct Frequency Synthesiser）を利用することもできる。
このＤＦＳの一例を図６に示す。
【００４１】図６において、１１はＤＦＳ全体を示して
おり、１１１は周波数設定データ入力端子、１１２はク
ロック入力端子、１１３はリセット信号入力端子、１１
４はアナログ信号出力端子である。
おり、１１１は周波数設定データ入力端子、１１２はク
ロック入力端子、１１３はリセット信号入力端子、１１
４はアナログ信号出力端子である。
【００４２】ＤＦＳ１１の内部において、ラッチ回路１
１５は端子１１１からの周波数設定データＦＳ０〜ＦＳ
２９によって設定されるデータ値Ｎを一時記憶するもの
で、ここに記憶されたデータＮはアキュムレータ（演算
器）１１６に送られる。このアキュムレータ１１６はラ
ッチ回路１１５でラッチされた値を端子１１２からのク
ロックＣＬＫの個数分累積加算するもので、その演算値
はリセット信号ＲＳによって“０”に戻される。
１５は端子１１１からの周波数設定データＦＳ０〜ＦＳ
２９によって設定されるデータ値Ｎを一時記憶するもの
で、ここに記憶されたデータＮはアキュムレータ（演算
器）１１６に送られる。このアキュムレータ１１６はラ
ッチ回路１１５でラッチされた値を端子１１２からのク
ロックＣＬＫの個数分累積加算するもので、その演算値
はリセット信号ＲＳによって“０”に戻される。
【００４３】上記アキュムレータ１１６の演算出力は読
出しアドレスとして正弦波発生用ＲＯＭ１１７に送られ
る。このＲＯＭ１１７には予めアドレス順に正弦波波形
データが記憶されており、アキュムレータ１１６からの
読出しアドレスを受けると、対応するアドレスのデータ
を出力する。このＲＯＭ１１７の出力はＤ／Ａ変換器
（ＤＡＣ）１１８によってアナログ電圧信号に変換さ
れ、端子１１４から送出される。
出しアドレスとして正弦波発生用ＲＯＭ１１７に送られ
る。このＲＯＭ１１７には予めアドレス順に正弦波波形
データが記憶されており、アキュムレータ１１６からの
読出しアドレスを受けると、対応するアドレスのデータ
を出力する。このＲＯＭ１１７の出力はＤ／Ａ変換器
（ＤＡＣ）１１８によってアナログ電圧信号に変換さ
れ、端子１１４から送出される。
【００４４】尚、この回路構成の場合、アキュムレータ
１１６のリセットは入力信号の立ち下がりに応答する。
また、この回路は、図に示されているように、三角波発
生用ＲＯＭ１１９、マルチプレクサ（ＭＰＸ）１１１
０、ＤＡＣ１１１１、矩形波発生用演算器１１１２，１
１１３を備えるが、ここでは使用しないので、その説明
は省略する。
１１６のリセットは入力信号の立ち下がりに応答する。
また、この回路は、図に示されているように、三角波発
生用ＲＯＭ１１９、マルチプレクサ（ＭＰＸ）１１１
０、ＤＡＣ１１１１、矩形波発生用演算器１１１２，１
１１３を備えるが、ここでは使用しないので、その説明
は省略する。
【００４５】すなわち、このＤＦＳ１１は、ラッチ回路
１１５にラッチされたデータＮによってアキュムレータ
１１６のステップ数Ｎが設定される。このため、読出し
アドレスはＮステップで変化することになり、クロック
ＣＬＫとの関係によってＲＯＭ１１７の正弦波出力周波
数を任意に設定可能である。
１１５にラッチされたデータＮによってアキュムレータ
１１６のステップ数Ｎが設定される。このため、読出し
アドレスはＮステップで変化することになり、クロック
ＣＬＫとの関係によってＲＯＭ１１７の正弦波出力周波
数を任意に設定可能である。
【００４６】図７は、上記構成のＤＦＳ１１を用いた、
図１に対応するデジタル波形スムーザー回路の構成を示
すものである。但し、図７において、図１と同一部分に
は同一符号を付して、その説明を省略する。
図１に対応するデジタル波形スムーザー回路の構成を示
すものである。但し、図７において、図１と同一部分に
は同一符号を付して、その説明を省略する。
【００４７】図７において、ＤＦＳ１１のデータ入力端
子１１１には周波数選択データが与えられ、クロック入
力端子１１２には前記ＡＮＤゲート回路４の出力クロッ
クが供給され、リセット信号入力端子１１３にはインバ
ータ１２を介して入力デジタル信号ＤＳが供給される。
また、そのアナログ信号出力端子１１４の出力信号は前
記ローパスフィルタ９に供給される。
子１１１には周波数選択データが与えられ、クロック入
力端子１１２には前記ＡＮＤゲート回路４の出力クロッ
クが供給され、リセット信号入力端子１１３にはインバ
ータ１２を介して入力デジタル信号ＤＳが供給される。
また、そのアナログ信号出力端子１１４の出力信号は前
記ローパスフィルタ９に供給される。
【００４８】上記構成において、ＤＦＳ１１では、周波
数選択データをＦＳ、クロックＣＬＫの周波数をＦｉ、
入力デジタル信号ＤＳのビットレートを１／Ｔ、ＤＦＳ
発振周波数をＦｄとしたとき、２×（１／Ｔ）＝Ｆｄ、
Ｆｄ＝（Ｆｉ／２29）×ＦＳが成立する。そこで、Ｔ＝
２０30／（Ｆｉ・ＦＳ）となるように周波数選択データ
Ｎ及びクロックＣＬＫの周波数を設定することにより、
入力デジタル信号ＤＳに同期する正弦波信号を得ること
ができる。
数選択データをＦＳ、クロックＣＬＫの周波数をＦｉ、
入力デジタル信号ＤＳのビットレートを１／Ｔ、ＤＦＳ
発振周波数をＦｄとしたとき、２×（１／Ｔ）＝Ｆｄ、
Ｆｄ＝（Ｆｉ／２29）×ＦＳが成立する。そこで、Ｔ＝
２０30／（Ｆｉ・ＦＳ）となるように周波数選択データ
Ｎ及びクロックＣＬＫの周波数を設定することにより、
入力デジタル信号ＤＳに同期する正弦波信号を得ること
ができる。
【００４９】具体的に説明すると、この構成にあって
も、図１の場合と同様に、ＤＦＳ１１の入力クロックＣ
ＬＫがＥＸ−ＯＲ出力によってオン・オフ制御され、カ
ウンタ６に相当するアキュムレータ１１６が入力デジタ
ル信号ＤＳの立上がり、つまりインバータ１２の出力の
立ち下がりによってリセットされる。
も、図１の場合と同様に、ＤＦＳ１１の入力クロックＣ
ＬＫがＥＸ−ＯＲ出力によってオン・オフ制御され、カ
ウンタ６に相当するアキュムレータ１１６が入力デジタ
ル信号ＤＳの立上がり、つまりインバータ１２の出力の
立ち下がりによってリセットされる。
【００５０】このため、入力デジタル信号ＤＳのシンボ
ルが反転し続け、ＥＸ−ＯＲ出力が２シンボル以上ハイ
レベルとなり、ＡＮＤゲート回路４から連続して２ｍ個
以上のクロックが出力されても、アキュムレータ１１６
は、演算値が２ｍになった時点でリセットがかかり、こ
れによって読出しアドレスは２ｍを越えず、新たに０か
らＮステップで変化していく。したがって、ＲＯＭ１１
７からは cosθの波形データが順に読出し出力される。
ルが反転し続け、ＥＸ−ＯＲ出力が２シンボル以上ハイ
レベルとなり、ＡＮＤゲート回路４から連続して２ｍ個
以上のクロックが出力されても、アキュムレータ１１６
は、演算値が２ｍになった時点でリセットがかかり、こ
れによって読出しアドレスは２ｍを越えず、新たに０か
らＮステップで変化していく。したがって、ＲＯＭ１１
７からは cosθの波形データが順に読出し出力される。
【００５１】また、ＥＸ−ＯＲ出力は入力デジタル信号
ＤＳの各シンボルが１つ前の状態と同一状態にあるとき
ローレベルとなるので、ＡＮＤゲート回路４からクロッ
クＣＬＫが出力されず、アキュムレータ１１６の加算が
停止される。よって、読出しアドレスは一定となり、Ｒ
ＯＭ１１７は対応するデータを読出しし続ける。
ＤＳの各シンボルが１つ前の状態と同一状態にあるとき
ローレベルとなるので、ＡＮＤゲート回路４からクロッ
クＣＬＫが出力されず、アキュムレータ１１６の加算が
停止される。よって、読出しアドレスは一定となり、Ｒ
ＯＭ１１７は対応するデータを読出しし続ける。
【００５２】このＲＯＭ１１７の出力はＤ／Ａ変換器１
１８でアナログ信号に変換されて、ローパスフィルタ９
に送られ、基本波成分のみとなる。この信号は取りも直
さず入力デジタル信号のスムージング波形である。この
構成によれば、さらに構造簡易にして、小型化、信頼性
向上を実現できることはいうまでもない。
１８でアナログ信号に変換されて、ローパスフィルタ９
に送られ、基本波成分のみとなる。この信号は取りも直
さず入力デジタル信号のスムージング波形である。この
構成によれば、さらに構造簡易にして、小型化、信頼性
向上を実現できることはいうまでもない。
【００５３】図７の構成において、クロックＣＬＫが入
力デジタル信号ＤＳの１シンボル中に確実にｍ個入るよ
うに、かつ同期するように安定制御するためには、図３
の実施例と全く同様に構成すればよい。図８にその構成
を示すが、その動作は図３の場合と同じなので、図８に
おいて、図３と同一部分に同一符号を付して、その説明
を省略する。
力デジタル信号ＤＳの１シンボル中に確実にｍ個入るよ
うに、かつ同期するように安定制御するためには、図３
の実施例と全く同様に構成すればよい。図８にその構成
を示すが、その動作は図３の場合と同じなので、図８に
おいて、図３と同一部分に同一符号を付して、その説明
を省略する。
【００５４】尚、上記の各実施例では、入力デジタル信
号としてＮＲＺ符号によるデータ列の場合について説明
したが、他の符号化形式にも適用できることはもちろん
である。その他、この発明の要旨を逸脱しない範囲で種
々変形しても、同様に実施可能である。
号としてＮＲＺ符号によるデータ列の場合について説明
したが、他の符号化形式にも適用できることはもちろん
である。その他、この発明の要旨を逸脱しない範囲で種
々変形しても、同様に実施可能である。
【００５５】
【発明の効果】以上のようにこの発明によれば、簡易な
構造で高速デジタル信号の波形をスムージングでき、小
型化、信頼性向上を実現可能なデジタル波形スムーザー
回路を提供することができる。
構造で高速デジタル信号の波形をスムージングでき、小
型化、信頼性向上を実現可能なデジタル波形スムーザー
回路を提供することができる。
【図１】この発明に係るデジタル波形スムーザー回路の
一実施例として基本構成を示すブロック回路図。
一実施例として基本構成を示すブロック回路図。
【図２】同実施例の動作を説明するための波形図。
【図３】図１の実施例のクロック生成を入力デジタル信
号に同期させる回路構成を示すブロック回路図。
号に同期させる回路構成を示すブロック回路図。
【図４】図１の実施例で互いにビットレートの異なる複
数のデジタル信号に対応可能とするための構成を示すブ
ロック回路図。
数のデジタル信号に対応可能とするための構成を示すブ
ロック回路図。
【図５】図４の同実施例の動作を説明するための波形
図。
図。
【図６】この発明に係る他の実施例に利用される高速信
号発生器ＤＦＳの構成例を示すブロック回路図。
号発生器ＤＦＳの構成例を示すブロック回路図。
【図７】図６のＤＦＳを用いたこの発明に係る他の実施
例の構成を示すブロック回路図。
例の構成を示すブロック回路図。
【図８】図７の実施例のクロック生成を入力デジタル信
号に同期させる回路構成を示すブロック回路図。
号に同期させる回路構成を示すブロック回路図。
【図９】従来よりデジタル波形スムーザー回路への利用
が考えられているフィルタの構成を示すブロック回路
図。
が考えられているフィルタの構成を示すブロック回路
図。
【図１０】図９の回路の動作を説明するための波形図。
１…デジタル信号入力端子、２…ＥＸ−ＯＲゲート回
路、３…１シンボル遅延回路、４…ＡＮＤゲート回路、
５…クロック発生器、５１…ビットクロック再生器、５
２…位相比較器、５３…１／ｍ分周器、５４…ローパス
フィルタ、５５…ＶＣＯ、６…バイナリカウンタ、７…
ＲＯＭ、８…Ｄ／Ａ変換器、９…ローパスフィルタ、１
０…スムーザー波形出力端子、１１…ＤＦＳ、１１１…
周波数設定データ入力端子、１１２…クロック入力端
子、１１３…リセット信号入力端子、１１４…アナログ
信号出力端子、１１５…ラッチ回路、１１６…アキュム
レータ、１１７…正弦波発生用ＲＯＭ、１１８…ＤＡ
Ｃ。
路、３…１シンボル遅延回路、４…ＡＮＤゲート回路、
５…クロック発生器、５１…ビットクロック再生器、５
２…位相比較器、５３…１／ｍ分周器、５４…ローパス
フィルタ、５５…ＶＣＯ、６…バイナリカウンタ、７…
ＲＯＭ、８…Ｄ／Ａ変換器、９…ローパスフィルタ、１
０…スムーザー波形出力端子、１１…ＤＦＳ、１１１…
周波数設定データ入力端子、１１２…クロック入力端
子、１１３…リセット信号入力端子、１１４…アナログ
信号出力端子、１１５…ラッチ回路、１１６…アキュム
レータ、１１７…正弦波発生用ＲＯＭ、１１８…ＤＡ
Ｃ。
Claims (7)
- 【請求項１】第１、第２のレベルによりデータを示す入
力デジタル信号を１シンボル遅延する遅延回路と、この
遅延回路の出力と入力デジタル信号との排他的論理和を
とる論理ゲート回路と、前記入力デジタル信号の周波数
と比較して十分高い周波数のクロックを発生するクロッ
ク発生回路と、前記論理ゲート回路の出力信号が第１の
レベルのとき前記クロック発生回路の出力クロックを選
択的に導出するクロック導出回路と、この回路の出力ク
ロックをカウントし、前記入力デジタル信号が第２のレ
ベルから第１のレベルに状態変化するときそのカウント
値を初期値に戻すカウンタと、予め前記クロックが前記
入力デジタル信号の１シンボル中に入る個数の２倍の個
数の１周期分の正弦波波形デジタルデータが記憶され、
前記カウンタの出力を読出しアドレスとして、対応する
デジタルデータを出力する波形データ記憶回路と、この
波形データ記憶回路の出力をアナログ信号に変換するデ
ジタルアナログ変換回路と、この回路の出力から基本波
のみを抽出するローパスフィルタとを具備するデジタル
波形スムーザー回路。 - 【請求項２】前記クロック発生回路は、前記入力デジタ
ル信号のビットクロックに同期制御されることを特徴と
する請求項１記載のデジタル波形スムーザー回路。 - 【請求項３】前記クロック発生回路は、前記前記入力デ
ジタル信号のｍ（ｍは自然数）倍の周波数のクロックを
発生し、その周波数を制御信号に応じて可変する発振器
と、この発振器の出力を１／ｍ倍する分周器と、この分
周器の出力クロックと前記入力デジタル信号のビットク
ロックとを位相比較する位相比較器と、この位相比較器
の出力に基づいて前記発振器の周波数を制御する周波数
制御手段と備えることを特徴とする請求項２記載のデジ
タル波形スムーザー回路。 - 【請求項４】前記分周器はｍを任意に設定可能なプログ
ラマブル分周器であり、前記波形データ記憶回路には互
いにビットレートが異なる複数の入力デジタル信号に対
応する複数の正弦波波形デジタルデータが記憶され、さ
らに前記分周器のｍ設定及び記憶回路のデータ選択を入
力デジタル信号に応じて切換制御するビットレート切換
制御手段を備えることを特徴とする請求項３記載のデジ
タル波形スムーザー回路。 - 【請求項５】第１、第２のレベルによりデータを示す入
力デジタル信号を１シンボル遅延する遅延回路と、この
遅延回路の出力と入力デジタル信号との排他的論理和を
とる論理ゲート回路と、前記入力デジタル信号の周波数
と比較して十分高い周波数のクロックを発生するクロッ
ク発生回路と、前記論理ゲート回路の出力信号が第１の
レベルのとき前記クロック発生回路の出力クロックを選
択的に導出するクロック導出回路と、周波数特定値をラ
ッチするラッチ回路と、このラッチ回路の保持値を前記
クロック導出回路の出力クロックに応じて累積加算し、
前記入力デジタル信号が第２のレベルから第１のレベル
に状態変化するときその演算値を初期値に戻すアキュム
レータと、予め１周期分の正弦波波形デジタルデータが
記憶され、前記アキュムレータの出力を読出しアドレス
として、対応するデジタルデータを出力する記憶回路
と、この記憶回路の出力をアナログ信号に変換するデジ
タルアナログ変換回路と、この回路の出力から基本波の
みを抽出するローパスフィルタと、前記周波数特定値を
入力デジタル信号の周波数に設定する周波数設定手段と
を具備するデジタル波形スムーザー回路。 - 【請求項６】前記クロック発生回路は、前記入力デジタ
ル信号のビットクロックに同期制御されることを特徴と
する請求項５記載のデジタル波形スムーザー回路。 - 【請求項７】前記クロック発生回路は、前記前記入力デ
ジタル信号のｍ（ｍは自然数）倍の周波数のクロックを
発生し、その周波数を制御信号に応じて可変する発振器
と、この発振器の出力を１／ｍ倍する分周器と、この分
周器の出力クロックと前記入力デジタル信号のビットク
ロックとを位相比較する位相比較器と、この位相比較器
の出力に基づいて前記発振器の周波数を制御する周波数
制御手段と備えることを特徴とする請求項６記載のデジ
タル波形スムーザー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34470191A JP2766415B2 (ja) | 1991-12-26 | 1991-12-26 | デジタル波形スムーザー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34470191A JP2766415B2 (ja) | 1991-12-26 | 1991-12-26 | デジタル波形スムーザー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05183588A true JPH05183588A (ja) | 1993-07-23 |
| JP2766415B2 JP2766415B2 (ja) | 1998-06-18 |
Family
ID=18371316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34470191A Expired - Lifetime JP2766415B2 (ja) | 1991-12-26 | 1991-12-26 | デジタル波形スムーザー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2766415B2 (ja) |
-
1991
- 1991-12-26 JP JP34470191A patent/JP2766415B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2766415B2 (ja) | 1998-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0454406B2 (ja) | ||
| CA2138730C (en) | Clock signal regeneration method and apparatus | |
| JP2929965B2 (ja) | 無線通信端局 | |
| EP1311068B1 (en) | Method of and apparatus for detecting difference between frequencies, and phase locked loop circuit | |
| JP3434627B2 (ja) | クロック発生回路 | |
| JPS63120538A (ja) | タイミング再生回路 | |
| JPH06177651A (ja) | 周波数シンセサイザ | |
| JP2001292188A (ja) | 無線通信装置及びその無線周波数補正方式 | |
| JPH08288844A (ja) | 周波数シンセサイザ | |
| JP2766415B2 (ja) | デジタル波形スムーザー回路 | |
| JPH0645930A (ja) | 周波数シンセサイザ | |
| JPH07264063A (ja) | 周波数シンセサイザ | |
| JP3820295B2 (ja) | Ｆｍ復調回路 | |
| JPH0645925A (ja) | 周波数シンセサイザ | |
| JPH1155036A (ja) | 周波数発生回路 | |
| JP3035755B2 (ja) | 位相同期回路 | |
| JP2002280897A (ja) | フルディジタルｐｌｌ回路 | |
| JPH07170584A (ja) | クロック切替回路 | |
| JP3313403B2 (ja) | Ｑｐｓｋ変調器 | |
| JPS637050A (ja) | 高速タイミング抽出回路 | |
| JP2004040562A (ja) | 標準電波を用いた基準周波数発生方法及び装置 | |
| JP3008659B2 (ja) | Ｃｍｉ符号信号のクロック抽出回路 | |
| JPH09232949A (ja) | Ｐｌｌ回路 | |
| JP3019434B2 (ja) | 周波数シンセサイザ | |
| JP2940220B2 (ja) | Ｆｓｋ変調器 |