JPH0645925A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【目的】 位相同期ループの帯域を広げ、周波数切り換
え時間が高速なシンセサイザを提供することを目的とす
る。 【構成】 目的のＶＣＯ４の出力周波数ｆ_O を出力周波
数間隔ｆ_CHの（２^M Ｋ＋Ｌ）倍（但し、Ｋ，Ｌ，Ｍを負
でない整数、Ｌ＜２^M ）にするには、基準クロック発生
器１のクロック周波数ｆ_R を出力周波数間隔ｆ_CHの２^M
倍とし、２^M 個の位相比較器２ａ〜２ｄに供給する。ま
た、ＶＣＯ４出力の周波数ｆ_O の信号を、２^M 回のうち
Ｌ回は（Ｋ＋１）分周し、それ以外はＫ分周する分周パ
ターンを繰り返し、２^M 個の出力端子から出力する２^M
個の出力信号の平均分周数Ｎを［Ｋ＋（Ｌ／２^M ）］と
する可変分周手段６を備え、上記の２^M 個の出力信号を
それぞれ上記位相比較器２ａ〜２ｄを介し、出力を合成
してループフィルタ３に入力する合成器７を備えるもの
である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は無線通信機等の局部発
振器に用いる周波数シンセサイザに関する。特に目的の
周波数に同期するまでの時間が短い周波数シンセサイザ
に関する。

【０００２】

【従来の技術】近年，ＴＤＭＡ方式や間欠送受信を採用
する場合，その周波数シンセサイザは，目的の周波数に
同期するまでの時間が短いことが望まれている。図１０
は従来の周波数シンセサイザを示す構成ブロック図であ
る。図において，１は基準クロック発生器、２は周波数
位相比較器（以下、ＰＦＣと呼ぶ）、３はループフィル
タ、４は電圧制御発振器（以下、ＶＣＯと呼ぶ）、５は
可変分周器である。

【０００３】次に動作について説明する。基準クロック
発生器１、ＰＦＣ２、ループフィルタ３、ＶＣＯ４、可
変分周器５は位相同期ループ（以下、ＰＬＬと呼ぶ）を
構成している。ここで基準クロック周波数をｆ_R 、目的
の周波数のＶＣＯ出力周波数をｆ_O 、可変分周器の分周
数をＮとすると、位相同期状態ではｆ_O ＝Ｎ・ｆ_R の関
係を満足する。ここで基準クロック周波数ｆ_R を出力す
べき周波数の間隔ｆ_CHに選べば、分周数Ｎを変更するこ
とにより、ＶＣＯ出力周波数ｆ_O を出力周波数間隔ｆ_CH
毎の任意の周波数に変更し設定することができる。

【０００４】しかし、周波数の切換速度は位相同期ルー
プの帯域によって制限される。位相同期状態では理想的
には、ＰＦＣ出力には信号は出ないはずであるが、現実
の回路では数１０ナノ秒程度のパルス信号が基準クロッ
クのタイミング毎に発生する。このパルス信号のデュー
ティ比を（１／１０００）とすると、ＰＦＣ出力におけ
る目的信号と周波数ｆ_R の位相雑音の比は−３０ｄＢ程
度となる。この位相雑音を£_a 、ＰＬＬの閉ループ伝達
関数をＨ（ω）とすると、ＶＣＯ出力での位相雑音£_v
は次式で表わせる。 £_v ＝Ｈ（ω）² ・Ｎ² ・£_a （１） いま、ｆ_O ＝１ＧＨｚ，ｆ_R ＝２５ｋＨｚの場合は、Ｎ
＝４００００となり、位相雑音は＋９０ｄＢ程度増加す
るので、ループフィルタがないとＶＣＯ出力の位相雑音
は＋６０ｄＢとなる。この雑音を例えば−８０ｄＢに抑
えるには、閉ループ伝達関数の周波数ｆ_R での減衰量を
−７０ｄＢとる必要がある。この減衰量を実現するため
通常、位相同期ループの帯域Ｂはｆ_R ／２００程度に選
ばれる。このときの周波数切り換え時間Ｔ_t は、切り換
える周波数差をΔｆとして次式で見積れる。 Ｔ_t ＝４（Δｆ／Ｎ）² ／Ｂ³ ＋１／Ｂ （２） いま、Δｆ＝２０ＭＨｚとすると、Ｔ_t ＝１００ｍｓ程
度となる。

【０００５】

【発明が解決しようとする課題】以上のように構成され
る従来の周波数シンセサイザでは、周波数の切換に長い
時間を必要とする。これは位相同期ループの帯域Ｂが基
準クロック周波数ｆ_R の数百分の１に制限されているこ
とに起因する。

【０００６】この発明は、かかる課題を解決するために
なされたものであり、周波数切り換え時間が、従来に比
べて高速なシンセサイザを提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、請求項１に関わる周波数シンセサイザは、目的の
周波数を出力する電圧制御発振器と、上記電圧制御発振
器出力を所定の分周数で分周する可変分周手段と、基準
クロック発生器と、上記基準クロック発生器出力と上記
可変分周手段の出力の位相を比較する位相比較手段と、
上記位相比較手段の出力信号から高周波成分を除去し上
記電圧制御発振器へ入力するループフィルタとを有して
位相同期ループを構成し、Ｋ，Ｌ，Ｍを負でない整数、
Ｌ＜２^M として、上記電圧制御発振器の出力周波数ｆ_O
を出力周波数間隔ｆ_CHの（２^M Ｋ＋Ｌ）倍にしたい場
合、基準クロックの周波数ｆ_R を上記出力周波数間隔ｆ
_CHの２^M 倍とし、上記位相比較手段が２^M 個の位相比較
器と各位相比較器の出力を合成して上記ループフィルタ
に入力する合成器とを有し、上記可変分周手段が周波数
ｆ_O の信号を２^M 回のうちＬ回は（Ｋ＋１）分周し、そ
れ以外はＫ分周するという分周パターンを繰り返し、２
^M 個の出力端子から出力する２^M 個の出力信号の平均分
周数を［Ｋ＋（Ｌ／２^M ）］とするようにし、上記の２
^M 個の出力信号をそれぞれ上記位相比較器に入力するよ
うにしたものである。

【０００８】また、請求項２に関わる周波数シンセサイ
ザは、目的の周波数を出力する電圧制御発振器と、上記
電圧制御発振器出力を同相成分と直交成分に分配し両成
分に所定の周波数の正弦波と余弦波をそれぞれ乗じた後
に合成して出力する周波数変調手段と、上記周波数変調
手段出力を入力とし所定の分周数で分周する可変分周器
と、基準クロック発生器と、上記基準クロック発生器出
力と上記可変分周手段の出力の位相を比較する位相比較
器と、上記位相比較器の出力信号から高周波成分を除去
し上記電圧制御発振器へ入力するループフィルタとを備
え、位相同期ループを構成するようにしたものである。

【０００９】また、請求項３に関わる周波数シンセサイ
ザは、請求項２記載の周波数シンセサイザにおける、電
圧制御発振器出力を直交変調する直交変調手段と、周波
数変調手段と直交変調手段とを切換える切替器と、上記
切替器を制御する制御手段とを備え、目的の周波数に切
換えた以後は、電圧制御発振器出力を同相成分と直交成
分に分配し両成分に乗ずる正弦波と余弦波の替わりに、
送信情報に対応したベースバンド信号を乗ずることによ
り、周波数変調手段を直交変調手段として用いるよう切
替えるとともに、電圧制御発振器出力を可変分周器に入
力するよう切り替え、同時に基準クロック周波数を切替
え制御するようにしたものである。

【００１０】また、請求項４に関わる周波数シンセサイ
ザは、目的の周波数を出力する電圧制御発振器と、上記
電圧制御発振器出力を所定の分周数で分周する可変分周
手段と、基準クロック発生器と、上記基準クロック発生
器出力と上記可変分周手段の出力の位相を比較する位相
比較器と、上記位相比較器の出力信号から高周波成分を
除去し上記電圧制御発振器へ入力するループフィルタと
を有して位相同期ループを構成し、Ｋ，Ｌ，Ｍを負でな
い整数、Ｌ＜２^M として、上記電圧制御発振器の出力周
波数ｆ_O を出力周波数間隔ｆ_CHの（２^M Ｋ＋Ｌ）倍にし
たい場合、基準クロックの周波数ｆ_R を上記出力周波数
間隔ｆ_CHの２^M 倍とし、上記電圧制御発振器出力を同相
成分と直交成分に分配し両成分にそれぞれＣＯＳ
（θ），ＳＩＮ（θ）の電圧を乗じた後に合成すること
により上記電圧制御発振器出力の位相をθ移相する移相
手段と、上記可変分周手段の出力で１から２^M をカウン
トするカウント値Ｊに従って上記可変分周手段の分周数
を、ＪＬ／２^M の整数部分が増加した場合だけＫ＋１と
し、その他の場合Ｋに設定すると共に、上記移相手段の
移相値θをＪＬ／２^M の小数部分の２π倍の値とする制
御手段とを備え、移相手段出力信号のタイミングで上記
可変分周手段の出力を上記位相比較器に送るようにした
ものである。

【００１１】また、請求項５に関わる周波数シンセサイ
ザは、請求項４記載の周波数シンセサイザの移相手段
を、ｉを０から２^M −１の整数，ｆ_C を出力周波数範囲
のほぼ中央の値とし、遅延時間Ｔがｉ／２^M ／ｆ_C の遅
延素子を複数個備えて、上記遅延素子を切替え電圧制御
発振器出力の位相を移相するようにしたものである。

【００１２】また、請求項６に関わる周波数シンセサイ
ザは、請求項４記載の周波数シンセサイザの移相手段
を、特にＭ＝１の場合に、電圧制御発振器出力に、１ま
たは−１の電圧を乗ずることにより、位相をπ変化させ
るようにしたものである。

【００１３】

【作用】以上のように構成された本発明の周波数シンセ
サイザでは、等価的に可変分周器の分周数を分数として
基準クロック周波数を出力周波数間隔ｆ_CHより大きくす
ることにより、ＰＬＬループの帯域を広げることができ
る。

【００１４】

【実施例】実施例１．図１はこの発明の実施例１を示す
構成ブロック図であり、１は基準クロック発生器、２ａ
〜２ｄは周波数位相比較器（以下、ＰＦＣと呼ぶ）、３
はループフィルタ、４は電圧制御発振器（以下、ＶＣＯ
と呼ぶ）であり，上記１〜４は従来例で説明したものと
同様である。６は可変分周手段であり、基準クロック発
生器１の周波数を出力周波数間隔ｆ_CHの４倍にする場合
の構成である。７は合成器であって、図１の例では４個
のＰＦＣの出力の論理和（ＯＲ）をとってループフィル
タに入力する。

【００１５】上記のように構成された周波数シンセサイ
ザにおける可変分周手段６は、ＶＣＯ出力周波数ｆ_O を
出力周波数間隔ｆ_CHの（２^M Ｋ＋Ｌ）倍に（但し、Ｋ，
Ｌ，Ｍは負でない整数、Ｌ＜２^M とする）にするには、
周波数ｆ_O の信号を２^M 回のうちＬ回は（Ｋ＋１）分周
し、それ以外はＫ分周するという分周パターンを繰り返
し、２^M 個の出力端子から出力する２^M 個の出力信号の
平均分周数Ｎを［Ｋ＋（Ｌ／２^M ）］とするようにして
いる。例として、Ｍ＝２の場合、即ち２^M ＝４の場合に
ついて、図２に示すタイミング図を参照して説明する。
可変分周手段６はＬ＝０の場合、図２（ａ）に示すよう
に全てＫ分周したタイミングを出力する。Ｌ＝１の場
合、図２（ｂ）に示すように可変分周手段６の第１の出
力ａにはＫ分周を３回した後、（Ｋ＋１）分周を１回す
ることを繰り返すことにより、平均の分周数Ｎが［Ｋ＋
（１／４）］分周の信号を出力する。同様に第２〜４の
出力ｂ，ｃ，ｄには（Ｋ＋１）分周するタイミングをず
らした信号を出力する。このように（Ｋ＋１）分周する
タイミングをずらすことにより、第１〜４の出力端子か
ら出力する４個の信号の平均分周数Ｎも［Ｋ＋（１／
４）］となる。Ｌ＝２の場合、図２（ｃ）に示すように
可変分周手段６の第１の出力ａにはＫ分周を１回した
後、（Ｋ＋１）分周を１回することを繰り返すことによ
り、平均の分周数Ｎが［Ｋ＋（２／４）］分周の信号を
出力する。同様に第２〜４の出力ｂ，ｃ，ｄには（Ｋ＋
１）分周するタイミングをずらした信号を出力する。こ
のように（Ｋ＋１）分周するタイミングをずらすことに
より、第１〜４の出力端子から出力する４個の信号の平
均分周数Ｎも［Ｋ＋（２／４）］となる。Ｌ＝３の場
合、図２（ｄ）に示すように分周することにより、第１
〜４の出力端子から出力する４個の信号の平均分周数Ｎ
は［Ｋ＋（３／４）］となる。一般に、ＶＣＯ出力周波
数ｆ_O をｆ_O ＝（２^M Ｋ＋Ｌ）ｆ_CHとするには、可変分
周手段６の２^M 個の出力端子から出力する２^M 個の出力
信号の平均分周数Ｎを［Ｋ＋（Ｌ／２^M ）］とする。

【００１６】図１において、基準クロック発生器１のク
ロック周波数ｆ_R を出力周波数間隔ｆ_CHの２^M 倍に設定
する。この基準クロック信号は、ＰＦＣ２ａ〜２ｄに供
給される。前記可変分周手段６の第１〜４の出力ａ，
ｂ，ｃ，ｄは夫々ＰＦＣ２ａ〜２ｄに供給される。合成
器７はＰＦＣ２ａ〜２ｄの４個の出力を合成し、次々に
ループフィルタ３の入力とする。ループフィルタ３は、
夫々のＰＦＣの出力信号の高周波成分を除去し、ＶＣＯ
４へ出力する。これらは位相同期ループ（ＰＬＬ）を構
成しており、位相同期状態ではｆ_O ＝Ｎ・ｆ_R の関係を
有する。従って以上のようにｆ_R ＝２^M ｆ_CHであり、平
均分周数ＮはＮ＝［Ｋ＋（Ｌ／２^M ）］であるから、Ｖ
ＣＯ出力周波数ｆ_O は次式のように表せ、周波数間隔ｆ
_CHごとの任意の周波数に設定することができる。 ｆ_O ＝（２^M Ｋ＋Ｌ）ｆ_ＣＨ

【００１７】実施例２．図３はこの発明の実施例２を示
す構成ブロック図であり、符号１〜５は従来例で説明し
たものと同様である。８は９０度分配器であり、ＶＣＯ
４出力を同相成分と直交成分に分配して出力する。９は
波形発生器であり、所定の周波数の正弦波と余弦波を発
生する。１０ａ，１０ｂはＤ／Ａ変換器（以下、ＤＡＣ
と呼ぶ）であり、波形発生器９の出力をアナログ信号に
変換する。１１ａ，１１ｂは乗算器、１２は合成器であ
る。

【００１８】上記のように構成された周波数シンセサイ
ザにおいて、ＶＣＯ出力周波数ｆ_Ｏをｆ_O ＝（２^M Ｋ＋
Ｌ）ｆ_CHとすると、ＶＣＯ４の出力はｃｏｓ（２πｆ_O
ｔ)と表せる。９０度分配器８はＶＣＯ４出力を同相成
分ｃｏｓ（２πｆ_O ｔ )と直交成分ｓｉｎ（２πｆ_O ｔ
)に分配する。波形発生器９の数値データをＤ／Ａ変換
することにより、ＤＡＣ１０ａはｃｏｓ（２πＬｆ
_CHｔ）、１０ｂはｓｉｎ（２πＬｆ_CHｔ）を出力する。
それぞれの出力と上記９０度分配器８出力とを乗算器１
１ａ，１１ｂにより乗算した後、合成器１２により合成
される。この時、合成器１２の出力は、次式に示すよう
に周波数−Ｌ・ｆ_CHだけ周波数偏移し、出力周波数は２
^M Ｋｆ_CHとなる。 ｃｏｓ（２πｆ_O ｔ)ｃｏｓ（２πＬｆ_CHｔ） ＋ｓｉｎ（２πｆ_O ｔ)ｓｉｎ（２πＬｆ_CHｔ） ＝ｃｏｓ（２πｆ_O ｔ−２πＬｆ_CHｔ) ＝ｃｏｓ（２π２^M Ｋｆ_CHｔ） （３） ここで、可変分周器５の分周数をＫとすると可変分周器
５の出力周波数は２^Mｆ_CHである。基準クロック発生器
１のクロック周波数を２^M ｆ_CHとすれば、ＰＦＣ２の入
力周波数は２^M ｆ_CHと一致し位相同期する。

【００１９】実施例３．図４は、この発明の実施例３を
示す構成ブロック図であり、符号１〜１２は実施例２で
説明したものと同様である。１３は送信データ列に対応
したベースバンド信号を発生するベースバンド信号発生
器である。１４ａ，１４ｂは、ＤＡＣ１０ａ，１０ｂへ
の入力を波形発生器９出力またはベースバンド信号発生
器１２出力に切換えるスイッチである。１５は分周器５
への入力をＶＣＯ４出力または合成器１２出力に切換え
るスイッチである。１６は上記のスイッチ、及び基準ク
ロック周波数を制御する制御回路である。

【００２０】以上のように構成された周波数シンセサイ
ザにおいて、目的の周波数を切換え時に、スイッチ１４
ａ，１４ｂは波形発生器９側、スイッチ１５は合成器１
２側に設定される。このときの構成と動作は実施例２と
同一である。周波数切替え後の定常時に、制御回路１６
はスイッチ１４ａ，１４ｂをベースバンド信号発生器１
２側へ、スイッチ１５をＶＣＯ４側に切換えるととも
に、基準クロック発生器１のクロック周波数を出力周波
数間隔ｆ_CHに変更するように制御する。この時、基準ク
ロック発生器１，ＰＦＣ２，ループフィルタ３，ＶＣＯ
４，可変分周器５はＰＬＬを構成し、その動作は前記従
来例と同様である。新たに設けたベースバンド信号発生
器１３は、送信データ列に対応したベースバンド信号を
発生する。例えば変調方式がＱＰＳＫ（４相位相変調）
の場合を説明する。時間ｔにおける送信データの同相成
分データをＰ（ｔ），直交成分データをＱ（ｔ）とする
と、Ｐ（ｔ），Ｑ（ｔ）の夫々について“１”の時
“１”、“０”の時“−１”のベースバンド信号を出力
する。この信号をＤＡＣ１０ａ，１０ｂを介して、乗算
器１１ａ，１１ｂにより、９０度分配器８の出力ｃｏｓ
（２πｆ_O ｔ），ｓｉｎ（２πｆ_O ｔ）と乗算する。合
成器１２の出力は次式のように位相φだけ位相偏移す
る。 ｃｏｓ（２πｆ_O ｔ）Ｐ（ｔ） ＋ｓｉｎ（２πｆ_O ｔ）Ｑ（ｔ） ＝ｃｏｓ（２πｆ_O ｔ＋φ） （４） ここで、Ｐ（ｔ），Ｑ（ｔ）が（１，１）の時はφ＝π
／４，（１，０）の時はφ＝−π／４，（０，１）の時
はφ＝３π／４，（１，０）の時はφ＝−３π／４であ
る。このように、送信データ列に対応して位相偏移させ
ることができる。なお、受信側では、この位相φを観測
し、送信データ列Ｐ（ｔ），Ｑ（ｔ）を復元することに
より通信を行うことができる。以上のように構成した実
施例３の周波数シンセサイザでは、目的の周波数切換え
が実施例２と同じく高速に行えるとともに、周波数切換
え時に用いる周波数変調回路を、周波数切換え後の定常
時、即ちデータ通信時には位相変調回路として共用でき
るので構成が簡単になる利点がある。

【００２１】実施例４．図５は、この発明の実施例４を
示す構成ブロック図であり、符号１〜１２は前記実施例
２で説明したものと同様である。１７はＤＡＣ１０ａ，
１０ｂに所定のデータ値を出力する波形発生器である。
１８は可変分周器５の分周数と波形発生器１７を制御す
る制御回路である。１９は合成器１２出力のタイミング
で可変分周手段の出力を上記位相比較器に送るフリップ
フロップ（以下、ＦＦと呼ぶ）である。

【００２２】以上のように構成された周波数シンセサイ
ザにおいて、制御回路１８は可変分周器５の出力を１か
ら２^M までカウントし、このカウント値をＪとする。上
記カウント値にしたがい可変分周器５の分周数を、ＪＬ
／２^M の整数部分が１増加した時は（Ｋ＋１）分周し，
その他の時はＫ分周とする。また、ＪＬ／２^M の小数部
分をｉ／２^M とすると、波形発生器１７にｉを出力す
る。波形発生器１７は、位相θ＝２πｉ／２^M を求め、
ＤＡＣ１０ａ，１０ｂにそれぞれＣＯＳ（θ），ＳＩＮ
（θ）を出力する。ＤＡＣ１０ａ，１０ｂの出力は、乗
算器１１ａ，１１ｂにより、９０度分配器８で分配され
たＶＣＯ４の同相成分ｃｏｓ（２πｆ_O ｔ），直交成分
ｓｉｎ（２πｆ_O ｔ）と夫々乗算される。合成器１２の
出力は次式に示すように、ＶＣＯ４の出力に対してθだ
け位相が遅延する。 ｃｏｓ（２πｆ_O ｔ)ｃｏｓ（θ） ＋ｓｉｎ（２πｆ_O ｔ)ｓｉｎ（θ） ＝ｃｏｓ（２πｆ_O ｔ−θ) （５） ＦＦ１９は、可変分周器５の出力信号を合成器１２出力
のタイミングで出力する。上記のように可変分周器５の
出力タイミングは分周数がＫの場合に比べて、ＪＬ／２
^M の整数部分だけ遅延しており、合成器１２出力の出力
タイミングは、ＪＬ／２^M の小数部分だけ遅延している
ため、ＦＦ１９の出力タイミングは、Ｊ［Ｋ＋（Ｌ／２
^M ）］となる。これは、従来例において可変分周器５が
分周数Ｎ＝Ｋ＋（Ｌ／２^M ）で分周していることと等価
である。いま、基準クロック周波数ｆ_R をｆ_R ＝２^M ｆ
_CHとすれば、ＶＣＯ４の出力周波数ｆ_O はｆ_O ＝Ｎ・ｆ
_R ＝（２^M Ｋ＋Ｌ）ｆ_CHとなり、周波数間隔ｆ_CHごとの
任意の周波数に設定することができる。

【００２３】例として、Ｍ＝２の場合、即ち２^M ＝４の
場合を図６に示すタイミング図を参照して説明する。図
６（ａ），（ｂ），（ｃ），（ｄ）は、それぞれＬ＝
０，１，２，３の場合であり、夫々のａ，ｂは、可変分
周器５の出力タイミング，ＦＦ１９の出力タイミングを
示している。

【００２４】実施例５．図７は、この発明の実施例５を
示す構成ブロック図であり、基準クロック発生器１のク
ロック周波数ｆ_R を出力周波数間隔ｆ_CHに対する倍数２
^M を４とした場合の構成である。符号１〜５，１８，１
９は実施例４で説明したものと同様である。２０ａ〜２
０ｄは遅延素子であり、ＶＣＯ４の出力周波数範囲の中
心周波数をｆ_C として、遅延時間Ｔ＝ｉ／２^M ／ｆ_C
（但し、ｉを０から２^M −１の整数とする）、２１はス
イッチである。

【００２５】上記のように構成された周波数シンセサイ
ザにおいて、制御回路１８は可変分周器５の出力を１か
ら２^M までカウントする。このカウント値をＪとする。
上記カウント値にしたがい可変分周器５の分周数を、Ｊ
Ｌ／２^M の整数部分が１増加した時（Ｋ＋１）分周し，
その他の時Ｋ分周に設定する。また、ＪＬ／２^M の小数
部分をｉ／２^M とすると、ｉ＝０，１，２，３に従っ
て、スイッチ２１を遅延時間Ｔ＝ｉ／２^M ／ｆ_C の遅延
素子に切換える。遅延素子２０ａ，２０ｂ，２０ｃ，２
０ｄは、ＶＣＯ４の出力位相を位相θ＝２πＴ／（１／
ｆ_O ）だけ遅延するが、ＶＣＯ出力周波数ｆ_O が周波数
可変範囲のほぼ中央値ｆ_C に等しい時、θ＝２πｉ／２
^M だけ位相が遅れることになる。ＦＦ１９は、可変分周
器５の出力信号を遅延素子により遅延時間Ｔだけ遅らせ
たタイミングで出力する。上記のように可変分周器５の
出力タイミングは分周数がＫの場合に比べ、ＪＬ／２^M
の整数部分だけ遅延しており、遅延素子の出力タイミン
グはＪＬ／２^M の小数部分だけ遅延しているため、ＦＦ
１９の出力タイミングはＪ［Ｋ＋（Ｌ／２^M ）］とな
る。これは、従来例において可変分周器５が分周数Ｎ＝
Ｋ＋（Ｌ／２^M ）で分周していることと等価である。基
準クロック周波数ｆ_R をｆ_R ＝２^M ｆ_CHとすれば、ＶＣ
Ｏ４の出力周波数はｆ_O ＝Ｎ・ｆ_R ＝（２^M Ｋ＋Ｌ）ｆ
_CHとなり、周波数間隔ｆ_CHごとの任意の周波数に設定す
ることができる。以上のように構成した実施例５の周波
数シンセサイザでは、遅延素子として、電力を消費しな
い素子を用いることにより、従来例とほとんど同一の消
費電力で、高速な周波数切り換えができる利点がある。

【００２６】実施例６．図８は、この発明の実施例６を
示す構成ブロック図であり、図９は図８の動作を説明す
るタイミング図である。符号１〜５，１０，１１，１
７，１８，１９は実施例４で説明したものと同様であ
る。

【００２７】以上のように構成された周波数シンセサイ
ザにおいて、ＶＣＯ出力周波数ｆ_Oを出力周波数間隔ｆ
_CHの（２Ｋ＋Ｌ）倍（但し、Ｋ，Ｌは負でない整数、Ｌ
＜２）にする場合、制御回路１８は可変分周器５の出力
を１から２までカウントし、このカウント値をＪとす
る。上記カウント値に従い、可変分周器５の分周数を、
ＪＬ／２の整数部分が１増加した時（Ｋ＋１）分周し，
その他の時Ｋ分周に設定する。また、ＪＬ／２の小数部
分をｉ／２とすると、波形発生器１７にｉを出力する。
波形発生器１７はｉが“０”の時“１”、“１”の時
“−１”をＤＡＣ１０に出力する。ＤＡＣ１０の出力
は、乗算器１１によりＶＣＯ４の出力と乗算される。Ｄ
ＡＣ１０の出力が−１の時ＶＣＯ４の出力は反転される
ので、位相がθ＝２πｉ／２だけ遅延することになる。
ＦＦ１９は、可変分周器５の出力信号を乗算器１１の出
力のタイミングで出力する。上記のように可変分周器５
の出力タイミングは分周数がＫの場合に比べ、ＪＬ／２
の整数部分だけ遅延しており、乗算器１１の出力タイミ
ングはＪＬ／２^M の小数部分だけ遅延しているため、Ｆ
Ｆ１９の出力タイミングはＪ［Ｋ＋（Ｌ／２）］とな
る。これは、従来例において可変分周器５が分周数Ｎ＝
Ｋ＋（Ｌ／２）で分周していることと等価である。基準
クロック発生器１のクロック周波数ｆ_R を２ｆ_CHとすれ
ば、ＶＣＯ４の出力周波数はｆ_O ＝Ｎ・ｆ_R ＝（２Ｋ＋
Ｌ）ｆ_CHとなり、周波数間隔ｆ_CHごとの周波数に設定す
ることができる。

【００２８】以上のように構成した実施例６の周波数シ
ンセサイザでは、位相を０またはπ遅延させるの乗算器
による反転を用いるので、回路素子による遅延時間は変
わらず、このため位相を正確に０またはπだけ遅延させ
ることができ、周波数シンセサイザ出力雑音の増加が少
ないという利点がある。

【００２９】

【発明の効果】以上のようにこの発明によれば、以下に
記載されるような効果をそうする。基準クロック周波数
を出力周波数間隔ｆ_CHより大きくすることにより、位相
同期ループ（ＰＬＬ）の帯域を広げることができ、周波
数切り換え時間が高速な周波数シンセサイザを提供する
ことができる。

【図面の簡単な説明】

【図１】この発明の実施例１を示す構成ブロック図であ
る。

【図２】図１の動作を説明するタイミング図である。

【図３】この発明の実施例２を示す構成ブロック図であ
る。

【図４】この発明の実施例３を示す構成ブロック図であ
る。

【図５】この発明の実施例４を示す構成ブロック図であ
る。

【図６】図５の動作を説明するタイミング図である。

【図７】この発明の実施例５を示す構成ブロック図であ
る。

【図８】この発明の実施例６を示す構成ブロック図であ
る。

【図９】図８の動作を説明するタイミング図である。

【図１０】従来の周波数シンセサイザを示す構成ブロッ
ク図である。

【符号の説明】

１ 基準クロック発生器 ２ａ〜２ｄ 周波数位相比較器（ＰＦＣ） ３ ループフィルタ（ＬＦ） ４ 電圧制御発振器（ＶＣＯ） ５，可変分周器（１／Ｎ） ６ 可変分周手段（１／Ｎ） ７ 合成器 ８ ９０度分配器 ９ 波形発生器（ＦＵＮＣ ＧＥＮ）） １０ａ，１０ｂ Ｄ／Ａ変換器（Ｄ／Ａ） １１ａ，１１ｂ 乗算器 １２ 合成器 １３ ベースバンド信号発生器（ＢＡＳＥ ＧＥＮ） １４ａ，１４ｂ スイッチ １５ スイッチ １６ 制御回路（ＣＯＮＴ) １７ 波形発生器（ＦＵＮＣ ＧＥＮ）） １８ 制御回路（ＣＯＮＴ) １９ フリップフロップ（ＦＦ） ２０ａ〜２０ｄ 遅延素子 ２１ スイッチ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9182−5Ｊ Ｈ０３Ｌ 7/10 Ｚ

Claims (6)

【特許請求の範囲】
1. 【請求項１】 目的の周波数を出力する電圧制御発振器
   と、上記電圧制御発振器出力を所定の分周数で分周する
   可変分周手段と、基準クロック発生器と、上記基準クロ
   ック発生器出力と上記可変分周手段の出力の位相を比較
   する位相比較手段と、上記位相比較手段の出力信号から
   高周波成分を除去し上記電圧制御発振器へ入力するルー
   プフィルタとを有して位相同期ループを構成し、 Ｋ，Ｌ，Ｍを負でない整数、Ｌ＜２^M として、上記電圧
   制御発振器の出力周波数ｆ_O を出力周波数間隔ｆ_CHの
   （２^M Ｋ＋Ｌ）倍にしたい場合、基準クロックの周波数
   ｆR を上記出力周波数間隔ｆ_CHの２^M 倍とし、 上記位相比較手段が２^M 個の位相比較器と各位相比較器
   の出力を合成して上記ループフィルタに入力する合成器
   とを有し、 上記可変分周手段が周波数ｆ_O の信号を２^M 回のうちＬ
   回は（Ｋ＋１）分周し、それ以外はＫ分周するという分
   周パターンを繰り返し、２^M 個の出力端子から出力する
   ２^M 個の出力信号の平均分周数を［Ｋ＋（Ｌ／２^M ）］
   とするようにし、上記の２^M 個の出力信号をそれぞれ上
   記位相比較器に入力することを特徴とする周波数シンセ
   サイザ。
2. 【請求項２】 目的の周波数を出力する電圧制御発振器
   と、上記電圧制御発振器出力を同相成分と直交成分に分
   配し両成分に所定の周波数の正弦波と余弦波をそれぞれ
   乗じた後に合成して出力する周波数変調手段と、上記周
   波数変調手段出力を入力とし所定の分周数で分周する可
   変分周器と、基準クロック発生器と、上記基準クロック
   発生器出力と上記可変分周手段の出力の位相を比較する
   位相比較器と、上記位相比較器の出力信号から高周波成
   分を除去し上記電圧制御発振器へ入力するループフィル
   タとを備え、位相同期ループを構成することを特徴とす
   る周波数シンセサイザ。
3. 【請求項３】 電圧制御発振器出力を直交変調する直交
   変調手段と、周波数変調手段と直交変調手段とを切換え
   る切替器と、上記切替器を制御する制御手段とを備え、
   目的の周波数に切換えた以後は、電圧制御発振器出力を
   同相成分と直交成分に分配し両成分に乗ずる正弦波と余
   弦波の替わりに、送信情報に対応したベースバンド信号
   を乗ずることにより、周波数変調手段を直交変調手段と
   して用いるよう切替えるとともに、電圧制御発振器出力
   を可変分周器に入力するよう切り替え、同時に基準クロ
   ック周波数を切替え制御することを特徴とする請求項２
   記載の周波数シンセサイザ。
4. 【請求項４】 目的の周波数を出力する電圧制御発振器
   と、上記電圧制御発振器出力を所定の分周数で分周する
   可変分周手段と、基準クロック発生器と、上記基準クロ
   ック発生器出力と上記可変分周手段の出力の位相を比較
   する位相比較器と、上記位相比較器の出力信号から高周
   波成分を除去し上記電圧制御発振器へ入力するループフ
   ィルタとを有して位相同期ループを構成し、 Ｋ，Ｌ，Ｍを負でない整数、Ｌ＜２^M として、上記電圧
   制御発振器の出力周波数ｆ_O を出力周波数間隔ｆ_CHの
   （２^M Ｋ＋Ｌ）倍にしたい場合、基準クロックの周波数
   ｆ_R を上記出力周波数間隔ｆ_CHの２^M 倍とし、 上記電圧制御発振器出力を同相成分と直交成分に分配し
   両成分にそれぞれＣＯＳ（θ），ＳＩＮ（θ）の電圧を
   乗じた後に合成することにより上記電圧制御発振器出力
   の位相をθ移相する移相手段と、 上記可変分周手段の出力で１から２^M をカウントするカ
   ウント値Ｊに従って上記可変分周手段の分周数を、ＪＬ
   ／２^M の整数部分が増加した場合だけＫ＋１とし、その
   他の場合Ｋに設定すると共に、上記移相手段の移相値θ
   をＪＬ／２^M の小数部分の２π倍の値とする制御手段と
   を備え、 移相手段出力信号のタイミングで上記可変分周手段の出
   力を上記位相比較器に送ることを特徴とする周波数シン
   セサイザ。
5. 【請求項５】 移相手段として、ｉを０から２^M −１の
   整数，ｆ_C を出力周波数範囲のほぼ中央の値とし、遅延
   時間Ｔがｉ／２^M ／ｆ_C の遅延素子を複数個備え、上記
   遅延素子を切替えて電圧制御発振器出力の位相を移相す
   るようにしたことを特徴とする請求項４記載の周波数シ
   ンセサイザ。
6. 【請求項６】 移相手段として、特にＭ＝１の場合に、
   電圧制御発振器出力に、１または−１の電圧を乗ずるこ
   とにより、位相をπ変化させるようにしたことを特徴と
   する請求項４記載の周波数シンセサイザ。