JPH05181787A - データ転送装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、１画素のビット数の整数倍のデー
タ幅をもつ画像データ専用バスを介して画像データの転
送を行うことによって、効率のよいデータ転送装置を提
供することを目的とする。 【構成】 画像データを転送するデータ転送装置であっ
て、１画素分のビット数の整数倍のデータ幅をもつ画像
データ専用バスと、前記画像データ専用バスのデータ幅
の整数倍のデータ幅をもつ第１メモリ、第２メモリと、
前記第１メモリのデータをデータを画像データ専用バス
幅ずつに分割し送信する制御を行う送信制御手段と、そ
れらのデータを順次受信し第２メモリへ書き込む制御を
行う受信制御手段とを備えたことにより、画像データの
処理が容易、高速になる。

Description

【発明の詳細な説明】

【産業上の利用分野】本発明は、画像データを転送する
データ転送装置に関する。

【従来技術】近年、パーソナルコンピュータやワークス
テーションでは従来の文字、テキストデータに加えて、
静止画像データや動画像データも扱うようになった。図
１８（ａ）は、システムバスを用いて画像データを転送
する場合のブロック図である。このデータ転送装置は、
低速だが大容量の画像データを格納するメモリ１及びメ
モリ２と、高速の半導体記憶素子を用い転送時にメモリ
１のバッファとなるキャシュメモリ１及びキャシュメモ
リ２と、ＣＰＵに直結されている３２ビットのシステム
バスとを有する。その動作について、画像データをメモ
リ１からメモリ２に転送する場合、まず、メモリ１から
キャシュメモリ１へ、１画面分又は転送したい画素分の
データが送られる。キャシュメモリ１のデータは、ＣＰ
Ｕまたは図外のＤＭＡＣの制御により、１画面分又は転
送したい画素分のデータ全部が転送し終えるまで、３２
ビット単位で転送を繰り返す。図１８（ｂ）は、１２８
ビット専用バスを用いて画像データを転送する場合のブ
ロック図である。図１８（ｂ）は簡単に図示している
が、図１８（ａ）との違いは、専用バスを設け、データ
幅を広げることによって、より高速化が図られている点
である。

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、画像データは画素データの集まりとし
て表され、フルカラーのビットマップの画像データを扱
う場合、通常、１画素は、ＲＧＢ各色８ビットからなる
計２４ビットで表されるために、下記のような課題があ
る。 図１８（ａ）の従来例における課題 画像データの最小単位は２４ビットであるのに対して、
システムバスの１サイクルの最大転送データは３２ビッ
トであることから、転送データの総ビット数と画像デー
タの総ビット数とでずれが生じ、画素が途中で切れない
ようにするためには、転送データの総ビット数は必要な
画素データの総ビット数よりも余分に送ることになり、
その余分なビットを捨てる手段又は処理をする必要があ
るという問題がある。例えば、２画素分のデータを転送
する場合、１回の転送では１画素目の２４ビットと、２
画素目の８ビットを送れるが、これでは２画素目が途中
で切れてしまうので、２回目の転送では２画素目の残り
１６ビットと意味のない１６ビットを送ることになる。
結局８ビット余分に送ることになり、受信側では８ビッ
トを捨てる処理が必要である。また、２画素以上のデー
タを転送する場合、１回の転送で１画素分のみ転送する
ことにし、これを画素数分繰り返せば転送可能である
が、余分に送るビット数がやたらと多くなってまう。こ
のような余分なビット数を減らすために、多数の画素デ
ータを転送する場合には、画素データと画素データとの
間を詰めて送る方法が一般的である。つまり、複数の画
素を転送する場合には、１回目の転送データ３２ビット
は、１画素目のデータ２４ビットと２画素目のデータ８
ビット分を合わせて送り、２回目の転送データ３２ビッ
トは２画素目残りのデータ１６ビットと３画素目のデー
タ１６ビットを合わせて送り、というように順々に送れ
ば、余分なビット数は少なくなる。このようにして、画
素データを詰めて転送データとして送る場合、転送デー
タ毎に画素と画素との切れ目が一定の位置にないので、
受信側では、その切れ目がどこにあるのかを判定する処
理又は画素単位毎に受信側メモリに格納する手段が必要
になるという問題がある。受信データを画素単位毎に分
解できないと元の画像データが再現できないことになる
からである。特に、近時ＣＡＤ等に限らずＣＧ（コンピ
ュータグラフィック）処理の高度化が要請され、画素単
位の処理や一定の画素数の画像デ−タの処理を精確かつ
高速に行う必要があるビットマップ方式のグラフィック
ディスプレイ等では上記問題点は重要である。 図１８（ｂ）の従来例における課題 この場合、データバス幅が１２８ビットに拡大されてい
るので、より高速にデータを転送することが可能となっ
ている点が図１８（ａ）と異なり優れている点である
が、転送データの総ビット数と画像データの総ビット数
とで、ずれが生じる点では図１８（ａ）と同じであるの
で、図１８（ａ）と同様に余分なデータを送る点と、大
量に送る場合に受信側で画素の切れ目がどこにあるのか
を判定する処理又は画素単位毎に受信側メモリに格納す
る手段が必要があるという点が問題となる。また、この
方法では、物理的な信号線が、画像用のデータバスだけ
で１２８本、これにアドレスバス、制御用の信号線等を
加えると約１５０本ぐらいになり、従来例による回路を
基板上に実装するには、システムバスに加えて１５０本
相当の信号線パターンを実装する必要がある。この１５
０本相当の信号線パターンが占める基板上の面積はかな
り大きいので、結局、その分回路部品の実装可能面積が
小さくなるので部品の実装が困難になる、或いは、基板
サイズが大きくなるというという問題がある。

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明は、画像データを転送するデータ転
送装置であって、１画素分のビット数の整数倍のデータ
幅をもつ画像データ専用バスと、前記画像データ専用バ
スのデータ幅の整数倍のデータ幅をもつ第１メモリと、
前記画像データ専用バスのデータ幅の整数倍のデータ幅
をもつ第２メモリと、前記第１メモリからデータを読み
出し、該データを画像データ専用バス幅ずつ前記データ
バスへ送信する制御を行う送信制御手段と、前記データ
バスへ送信されたデータを順次受信し、前記第２メモリ
へ書き込む制御を行う受信制御手段とを備えたことを特
徴とする。請求項２の発明は、前記送信制御手段とし
て、前記第１メモリから読み出したデータと、そのデー
タを前記第２メモリに書き込むべきアドレス信号とをセ
ットにして前記受信制御手段に送出する構成とし、前記
受信制御手段として、前記送信制御手段からセットにな
って送られてくるアドレス信号によって指定される前記
第２メモリのアドレスに書き込む構成としてある。請求
項３の発明は、前記送信制御手段として、前記第１メモ
リのデータ幅の転送データを一時格納し、前記データバ
スのデータ幅ずつ出力するデータ転送用レジスタと、前
記データ転送用レジスタに格納した転送データの転送先
アドレスを発生する転送先アドレス発生手段と、前記デ
ータ転送用レジスタ及び前記転送先アドレス発生手段の
出力タイミングを制御する転送制御手段と、前記転送先
アドレスと前記転送データを転送先に対して格納するタ
イミングを指示する格納信号及びクロック信号を発生す
る格納信号発生手段とから構成し、前記受信制御手段と
して、前記データバスのデータ幅ずつ前記転送データを
一時格納していき、前記第２メモリのデータ幅で出力す
るデータ格納レジスタと、前記転送先アドレスを格納す
るアドレス格納レジスタと、前記格納信号及び前記クロ
ック信号に基づいて前記データ格納レジスタ及び前記ア
ドレス格納レジスタの格納タイミングを制御する格納制
御手段と、前記アドレス格納レジスタに格納する転送先
アドレスに基づいて、前記データ格納レジスタに格納す
るデータを、前記第２メモリへ書き込むデータ書込手段
とからなっている。請求項４の発明は、前記送信制御手
段として、転送アドレスが連続している場合、１番目の
データ転送時には、前記第１メモリから読み出したデー
タと、そのデータを前記第２メモリに書き込むべきアド
レス信号とをセットにして前記受信制御手段に送出し、
２番目以降のデータ転送時には、そのデータを前記第２
メモリに書き込むべきアドレス信号を送らないでデータ
だけを送出する構成としてあり、前記受信制御手段とし
て、転送アドレスが連続している場合、１番目のデータ
転送時には、前記送信制御手段からセットになって送ら
れてくるアドレス信号によって指定される前記第２メモ
リのアドレスに書き込むと共にそのアドレスを記憶して
おき、２番目以降のデータ転送時には、記憶しておいた
アドレスをインクリメントしたアドレスによって指定さ
れる前記第２メモリのアドレスに書き込むむ構成として
ある。請求項５の発明は、前記送信制御手段として、転
送アドレスが連続しているか否かを指定する転送モード
指定手段を有し、前記受信制御手段として、転送アドレ
スが連続している旨の指定があると、転送先アドレスの
１番目をスタートアドレスとする連続アドレスを発生す
る連続アドレス発生手段と、前記連続アドレスを前記第
２メモリのアドレスとして指定することができる書込ア
ドレス入力手段とを有している。請求項６の発明は、前
記送信制御手段として、転送データ中の任意の画素につ
いて書込むか否かを画素単位毎に指定する画素書込指定
信号を前記受信制御部に送出する構成とし、前記受信制
御手段として、前記画素指定信号に基づき、指定された
画素のみを前記第２メモリへの書き込むように制御を行
う構成としている。請求項７の発明は、前記送信制御手
段として、転送データ中の任意の画素について書込むか
否かを画素単位毎に指定する画素指定信号を発生する書
込画素指定手段と、前記書き込み画素指定手段が出力す
る画素指定信号の格納タイミングを示す画素指定格納信
号を発生する画素指定格納信号発生手段とを有し、前記
受信制御手段として、前記画素指定信号を格納する画素
指定格納レジスタと、前記画素指定格納信号を用いて前
記画素指定格納レジスタの格納制御を行う画素指定信号
格納制御手段と、前記画素指定格納レジスタから出力さ
れる信号に基づき前記第２メモリへの書込を画素単位で
制御する画素単位書き込み制御手段とを有している。請
求項８の発明は、前記格納信号発生手段として、前記ク
ロック信号を切り換える指示をする格納信号変更手段を
有している。請求項９の発明は、前記格納信号変更手段
として、前記転送先アドレス発生手段が発生する転送先
アドレスを比較し、切り換えるか否か判定する手段を有
している。

【作用】請求項１の発明によれば、送信制御手段は、１
画素のビット数の整数倍のデータ幅を持つ第１メモリか
ら読み出される画像データを、１画素のビット数の整数
倍のデータ幅を持つ画像データ専用バスのデータバス幅
毎に分割する。その分割された画像データは、順次画像
データ専用バスを介して、受信側に転送される。受信制
御手段は、転送されてくる分割された画像データを順次
受信し、１画素のビット数の整数倍のデータ幅を持つ第
２メモリに書き込む。請求項２及び３の発明によれば、
送信制御手段は、転送すべき画像データを第１メモリか
ら読み出しデータ転送用レジスタに格納すると、まずそ
のデータの転送先アドレスを転送先アドレス発生手段か
ら送信し、次に前記データ転送用レジスタのデータを画
像データ専用バスのデータバス幅毎に分割し、これを順
次送信する。このとき、格納信号発生手段が発生する格
納制御信号も、送信される転送アドレス及び転送データ
と共に送信される。これに対して、受信制御手段は、前
記格納制御信号に基づき、まず受信した転送先アドレス
をアドレス格納手段に格納し、次に順次送られてくる転
送データをデータ格納レジスタに格納し、その後、第２
メモリに書き込む。２回目以降のデータ転送はこれを繰
り返す。請求項４及び５の発明によれば、転送するデー
タのアドレスが連続する場合には、送信側の転送モード
指定手段は、その旨を示すモード信号を受信側に対して
送る。このとき、送信側は、１番目のデータ転送時に
は、第１メモリから読み出したデータと、そのデータを
前記第２メモリに書き込むべきアドレス信号とをセット
にして受信側に送出し、２番目以降のデータ転送時に
は、そのデータを前記第２メモリに書き込むべきアドレ
ス信号を送らないでデータだけを送信する。受信側は、
１番目のデータ転送時には、送信側からセットになって
送られてくるアドレス信号によって指定される第２メモ
リのアドレスに書き込むと共にそのアドレスを記憶して
おき、２番目以降のデータ転送時には、記憶しておいた
アドレスをインクリメントしたアドレスによって指定さ
れる第２メモリのアドレスに順次書き込む。これにより
２回目以降のアドレスサイクルは省略して、画像データ
のみの転送が可能となる。転送開始時のアドレスを一回
転送するだけで、以降、アドレス転送サイクルが不要な
データ転送が実現でき、転送速度が向上する。また、請
求項６の発明によれば、送信制御手段は、転送データ中
の任意の画素について書込むか否かを画素単位毎に指定
する信号を前記受信制御部に送出する。受信制御手段
は、前記書込画素指定部から出力される画素指定信号に
基づき指定された画素のみを前記第２メモリへの書き込
むように制御を行う。これにより画像データの画素単位
の書き込み制御が可能なデータ転送ができる。

【実施例】以下図面を参照しながら本発明の実施例を説
明する。 （第１実施例）図１は本発明の第１実施例の一構成例の
全体ブロック図である。図１において、１０１はアクセ
スワード幅が画像データ専用バス１０８の整数倍のアク
セスワード幅を持つ第１メモリとしての外部転送元であ
り、本実施例ではアクセスワード幅を１９２ビットとす
る。この外部転送元１０１の格納データは１画素ＲＧＢ
各８ビット計２４ビットの画像データで、表示画像の水
平方向に８画素分の１ワード１９２ビットのデータであ
る。１０２は外部転送元１０１から出力される１ワード
１９２ビットの画像データを伝える出力線である。１０
３は出力線１０２を介して入力される画像データを一時
格納し、画像データ専用バス１０８のデータ幅ずつに分
割して出力するデータ転送用レジスタである。本実施例
では１ワード１９２ビットの画像データを一時格納し、
１ワード９６ビットの画像データ２個に分割してそれぞ
れ出力する。１０４はデータ転送用レジスタ１０３に格
納した１ワード１９２ビットのデータの転送先アドレス
を発生する転送先アドレス発生手段である。１０５はデ
ータ転送レジスタ１０３に一時格納する２つの９６ビッ
トのデータと転送先アドレス発生手段１０４で発生する
転送先アドレスの出力タイミングを制御をする転送制御
手段である。１０６はデータ転送レジスタ１０３に一時
格納した２つの１ワード９６ビットの画像データの出力
を指示するデータ出力制御信号である。１０７は転送先
アドレス発生手段１０４で発生する転送先アドレスの出
力を指示するアドレス出力制御信号、画像データ専用バ
ス１０８は、データ転送用レジスタ１０３が出力する９
６ビットのデータを伝える画像データ専用の９６ビット
データバスである。１０９は転送先アドレス発生手段１
０４が発生する転送先アドレスを伝えるアドレスバスで
ある。本実施例での第２メモリとしての転送先は、画像
を表示するフレームメモリであり、その表示画像サイズ
は１０２４×１０２４画素であるので、１ワード１９２
ビットで１２８ｋワードのメモリ容量をもつ。この容量
のメモリをアクセスするためのアドレスは、１７ビット
必要であり、行方向に１０２４ワード分の１０ビット、
列方向に１２８ワード分の７ビットで、アドレス線とし
ては１７ビットでアドレス指定する。１１０は、画像デ
ータ専用バス１０８上に出力された１ワード９６ビット
の画像データ及びアドレスバス１０９上に出力された転
送先アドレスを、受信側が格納するためのタイミングを
示す格納信号を発生する格納信号発生手段である。１１
１は格納信号発生手段１１０が発生する格納信号を伝え
る格納信号線、１１２は画像データ専用バス１０８から
入力される１ワード９６ビットデータを一時格納するデ
ータ格納レジスタである。１１３はアドレスバス１０９
を介して入力される転送先アドレスを一時格納するアド
レス格納レジスタである。１１４は格納信号１１１を用
いてデータ格納レジスタ１１２とアドレス格納レジスタ
１１３の格納制御を行う格納制御手段である。１１５は
格納制御手段１１４から出力され、データ格納レジスタ
１１２のデータ格納タイミングを指示するデータ格納信
号である。１１６は格納制御手段１１４から出力され、
アドレス格納レジスタ１１３のアドレス格納タイミング
を指示するアドレス格納信号である。１１７は第２メモ
リとしての外部転送先である。本実施例では前述したよ
うに表示画像サイズが１０２４×１０２４画素、容量が
１ワード１９２ビットで１２８ｋワードのフレームメモ
リである。１１８は、データ格納レジスタ１１２に格納
された２つの１ワード９６ビットの画像データを、１つ
の１ワード１９２ビットの画像データとして外部転送先
１１７に書き込む制御を行うデータ書き込み手段であ
る。１１９は、データ格納レジスタ１１２に格納された
２つの１ワード９６ビットのデータを、１つの１ワード
１９２ビットのデータとして出力するタイミングを指示
するデータ出力制御信号である。１２０は、アドレス格
納レジスタ１１３に格納された転送先アドレスの出力タ
イミングを指示するアドレス出力制御信号である。１２
１は、データ出力制御信号１１９の指示によりデータ格
納レジスタ１１２から出力される１ワード１９２ビット
の画像データを伝えるデータ線である。１２２はアドレ
ス出力制御信号１２０の指示によりアドレス格納レジス
タ１１３から出力される転送先アドレスである。１２３
は、データ格納レジスタ１１２から出力される１ワード
１９２ビットの画像データ１２１を、転送先アドレス１
２２の指定するアドレスの外部転送先１１７に、書き込
む指示をする書き込み制御信号である。図２は本実施例
（図１）のデータ送信側の一構成例を詳細に示すブロッ
ク図である。１０１１、１０１２、１０１３は外部転送
元１０１を構成する回路である。１０１１は画像データ
を記憶しているメモリでありＤＲＡＭを使用している。
１０１２はメモリ１０１１に記憶している転送データの
読出し制御を行うメモリ読出し制御部、１０１３はメモ
リ読出制御部１０１２が出力するＲＡＳ信号、ＣＡＳ信
号、＊ＷＥ信号からなるメモリ読出信号である。１０２
１、１０２２、１０２３は出力線１０２を構成する信号
線である。１０２１はメモリ１０１１から出力される１
ワード１９２ビットのデータを２分割した中の９６ビッ
トの上位ワードデータを伝える上位ワード信号線、１０
２２は２分割した残りの９６ビットの下位ワードデータ
を出力する下位ワード信号線、１０２３は上位ワード信
号線１０２１と下位ワード信号線１０２２を介して入力
されるデータをデータ転送用レジスタ１０３でデータラ
ッチするタイミングを示すラッチクロックである。１０
３１、１０３２はデータ転送用レジスタ１０３を構成す
るラッチ回路である。１０３１は上位ワード信号線１０
２１から入力される上位ワードデータをラッチする上位
ワードラッチ回路、１０３２は下位ワード信号線１０２
２から入力される下位ワードデータをラッチする下位ワ
ードラッチ回路である。１０４１、１０４２、１０４
３、１０４４は転送先アドレス発生手段１０４を構成す
る回路である。１０４１はデータ転送用レジスタ１０３
に格納した１ワード１９２ビットデータの転送先アドレ
スを発生するアドレス発生部、１０４２はアドレス発生
部１０４１が発生する転送先アドレス、１０４３は転送
先アドレス１０４２をデータラッチするラッチクロッ
ク、１０４４は転送アドレスをラッチクロック１０４３
で一時格納するアトレスラッチ回路である。１０６１、
１０６２はデータ出力制御信号１０６を構成する制御信
号である。１０６１は、上位ワードラッチ回路１０３１
から出力される１ワード９６ビットの上位ワードデータ
の出力タイミングを指示する上位ワード出力信号であ
り、上位ワードラッチ回路１０３１の＊ＯＥ（アウトプ
ットイネーブル）端子に接続されている。この信号がＴ
ＴＬレベルのローレベルであるときは、上位ワードラッ
チ回路１０３１は、ラッチした９６ビットの上位ワード
データを出力する。１０６２は、下位ワードラッチ回路
１０３３から出力される１ワード９６ビットの下位ワー
ドデータの出力タイミングを指示する下位ワード出力信
号であり、下位ワードラッチ回路１０３２の＊ＯＥ端子
に接続されている。この信号もＴＴＬレベルのローレベ
ルであるときは、下位ワードラッチ回路１０３２はラッ
チした９６ビットの下位ワードデータを出力する。アド
レス出力信号１０７は、アドレスラッチ回路１０４４に
ラッチした転送先アドレスの出力を指示する信号であ
り、アドレスラッチ回路１０４４の＊ＯＥに接続されて
いて、この信号もローレベルであるときは、アドレスラ
ッチ回路１０４４はラッチしたアドレスを出力する。１
１０１、１１０２、１１０３、１１０４は格納信号発生
手段１１０を構成する回路部である。１１０１は、下位
ワードラッチ回路１０３２が下位ワードデータを画像デ
ータ専用バス１０８を介して受信側に対して出力する際
に、その下位ワードデータを受信側が格納するタイミン
グを示す信号を発生する下位ワード格納信号発生部であ
る。１１０２は、上位ワードラッチ回路１０３１が上位
ワードデータを画像データ専用バス１０８を介して受信
側に対して出力する際に、その上位ワードデータを受信
側が格納するタイミングを示す信号を発生する上位ワー
ド格納信号発生部である。１１０３は、アドレスラッチ
回路１０４４が転送先アドレスをアドレスバス１０９を
介して受信側に対して出力する際に、その転送先アドレ
スを受信側が格納するタイミングを示す信号を発生する
アドレス格納信号発生部である。１１０４は、画像デー
タ専用バス１０８を介して出力されるデータ、アドレス
バス１０９を介して出力される転送先アドレス、その他
の制御信号の同期クロックを出力するクロック発生部で
ある。１１１１、１１１２、１１１３、１１１４は格納
信号１１１を構成する格納制御信号群である。１１１１
はクロック発生部１１０４が発生する同期クロック信
号、１１１２は下位ワード格納信号発生部１１０１が出
力する下位ワード格納信号、１１１３は上位ワード格納
信号発生部１１０２が出力する上位ワード格納信号、１
１１４はアドレス格納信号発生部１１０３が出力するア
ドレス格納信号である。図３は、図２における送信側の
動作を示すタイムチャートである。このタイムチャート
を用いて送信側の動作を説明する。まず、メモリ１０１
１は、メモリ読出制御部１０１２から図３（ａ）、
（ｂ）、（ｃ）、（ｄ）に示すような＊ＲＡＳ信号、＊
ＣＡＳ信号、アドレス信号Ｍ−Ａ０〜Ａ１６、＊ＷＥ信
号からなるメモリ読出信号１０１３を入力されると、図
３（ｅ）に示す１ワード１９２ビットの画像データ（図
３（ｅ）ではＤ０〜Ｄ１９１と表記）を出力する。メモ
リ１０１１から出力される１ワード１９２ビットの画像
データ（Ｄ０〜Ｄ１９１）は、９６ビットの上位ワード
データと９６ビットの下位ワードデータに分割され、そ
れぞれ上位ワード信号線１０２１と下位ワード信号線１
０２２を介して、上位ワードラッチ回路１０３１、下位
ワードラッチ回路１０３２に入力され、図３（ｆ）に示
すラッチクロック１０２３（Ｄ−ＬＴＣＫ）を用いて、
それぞれデータ転送レジスタ１０３内の上位ワードラッ
チ回路１０３１、下位ワードラッチ回路１０３２に一時
格納される。図３（ｇ）はデータ転送レジスタ１０３で
格納しているデータ（ＬＴＤＴ０〜１９１）を示す。図
３（ｈ）はアドレス発生部１０４１が発生する転送先ア
ドレス（Ｄ−Ａ０〜１６）のタイムチャートを示す。こ
の転送先アドレスは、図３（ｉ）に示すラッチクロック
１０４３（Ａ−ＬＴＣＫ）を用いて、アドレスラッチ回
路１０４４に一時格納される。図３（ｊ）はアドレスラ
ッチ回路１０４４でラッチされた転送先アドレス（ＬＴ
ＡＤ０〜１６）の様子を示すタイムチャートである。図
３（ｋ）はクロック発生部１１０４から発生する同期ク
ロック１１１１（ＣＬＫ）で、以下に述べる上位ワード
出力信号１０６１、下位ワード出力信号１０６２、アド
レス出力信号１０７、下位ワード格納信号１１１２、上
位ワード格納信号１１１３、アドレス格納信号１１１４
は、このクロックに同期して出力されるものとする。図
３（ｌ）は、アドレスラッチ回路１０４４にラッチした
転送先アドレスを出力するアドレス出力信号１０７（＊
ＯＥ−Ａ）と、アドレス格納信号発生部１１０３が出力
するアドレス格納信号１１１４（＊ＡＤＲＥＮＢ）のタ
イムチャートを示す。本実施例ではアドレス出力信号１
０７（＊ＯＥ−Ａ）とアドレス格納信号１１１４（＊Ａ
ＤＲＥＮＢ）は別々の信号としたが、信号出力の遅延時
間を調整する必要がなければ、アドレス格納信号１１１
４（＊ＡＤＲＥＮＢ）をアドレス出力信号１０７（＊Ｏ
Ｅ−Ａ）で代用しても構わない。図３（ｌ）のタイムチ
ャート従ったアドレス出力信号１０７（＊ＯＥ−Ａ）に
より、アドレスラッチ回路１０４４にラッチされていた
転送アドレス（図３の（ｏ）中の、アドレス０、アドレ
ス１、・・・）が出力される。図３（ｍ）は、下位ワー
ド出力信号１０６２（＊ＯＥ−Ｌ）と、下位ワード格納
信号１１１２（＊ＤＴ−Ｌ）のタイムチャートを示す。
下位ワードラッチ回路１０３２に格納されていた下位ワ
ードデータは、下位ワード出力信号１０６２（＊ＯＥ−
Ｌ）がローレベルの間、画像データ専用バス１０８に出
力される。（図３（ｐ）中の、データ０─Ｌ、データ１
─Ｌ、・・・）が出力される。前述のアドレス格納信号
１１１４（＊ＡＤＲＥＮＢ）と同様に、信号出力の遅延
時間を調整する必要がなければ、下位ワード格納信号１
１１２（＊ＤＴ−Ｌ）は、下位ワード出力信号１０６２
（＊ＯＥ−Ｌ）で代用しても構わない。図３（ｎ）は、
上位ワード出力信号１０６１（＊ＯＥ−Ｈ）と、上位ワ
ード格納信号１１１３（＊ＤＴ−Ｈ）のタイムチャート
を示す。上位ワードラッチ回路１０３１に格納されてい
た上位ワードデータは、上位ワード出力信号１０６１
（＊ＯＥ−Ｈ）がローレベルの間、画像データ専用バス
１０８に出力される。（図３（ｐ）中の、データ０─
Ｈ、データ１─Ｈ、・・・）が出力される。前述のアド
レス格納信号１１１４（＊ＡＤＲＥＮＢ）と同様に、信
号出力の遅延時間を調整する必要がなければ、上位ワー
ド格納信号１１１３（＊ＤＴ−Ｈ）は、上位ワード出力
信号１０６１（＊ＯＥ−Ｈ）で代用しても構わない。上
記データ転送制御により、アドレスバス１０９に転送先
アドレスが、図３（ｏ）に示すタイムチャートで送出
（アドレス０、アドレス１、・・・）され、画像データ
専用バス１０８に上位ワードデータと下位ワードデータ
が、図３（ｐ）に示すタイムチャートで送出（データ０
─Ｌ、データ０─Ｈ、データ１─Ｌ、データ１─Ｈ、・
・・）される。本実施例ではデータバス１０８とアドレ
スバス１０９は別々のバス信号線としたが、アドレスサ
イクルとデータサイクルが別々ならばデータバスとアド
レスバスを共通にして、データとアドレスを多重化して
転送制御する方法も考えられる。図４は本実施例（図
１）のデータ受信側の一構成例を詳細に示すブロック図
である。１１２１、１１２２はデータ格納レジスタ１１
２を構成する回路部である。１１２１は画像データ専用
バス１０８から入力される９６ビットの上位ワードデー
タをラッチする上位ワードラッチ回路である。１１２２
は画像データ専用バス１０８から入力される９６ビット
の下位ワードデータをラッチする下位ワードラッチ回路
である。１１３１はアドレスバス１０９から入力される
転送先アドレスをラッチするアドレスラッチ回路であ
る。１１４１、１１４２は格納制御手段１１４を構成す
る回路部である。１１４１は、同期クロック信号１１１
１、上位ワード格納信号１１１２、下位ワード信号１１
１３、アドレス格納信号１１１４を入力信号とし、各入
力信号のインバート信号を出力するＩＮＶ回路群であ
る。１１４２はＩＮＶ回路群１１４１から出力する格納
制御信号１１４のインバート信号どうしの論理積をとる
ＡＮＤ回路群である。１１５１は、ＡＮＤ回路群１１４
２で同期クロック信号１１１１のインバート信号と下位
ワード格納信号１１１２のインバート信号の論理積をと
った信号で、下位ワードラッチ回路１１２２のラッチク
ロックである。１１５２は、ＡＮＤ回路群１１４２で同
期クロック信号１１１１のインバート信号と上位ワード
格納信号１１１３のインバート信号の論理積をとった信
号で、上位ワードラッチ回路１１２１のラッチクロック
である。アドレス格納信号１１６は、ＡＮＤ回路群１１
４２で同期クロック信号１１１１のインバート信号とア
ドレス格納信号１１１４のインバート信号の論理積をと
った信号で、アドレスラッチ回路１１３１のラッチクロ
ックである。１２１１は上位ワードラッチ回路１１２１
から出力する９６ビットの上位ワードデータ、１２１２
は下位ワードラッチ回路１１２２から出力する９６ビッ
トの下位ワードデータである。図５は、図４における受
信側の動作をタイムチャートを用いて示した図である。
このタイムチャートをを用いて図４の動作について説明
する。図５（ａ）〜（ｆ）は、図３（ｋ）〜（ｐ）で述
べた送信側が送出した信号で、画像データ専用バス１０
８と、アドレスバス１０９、格納信号線１１１を介して
受信側に入力される信号のタイムチャートである。ま
ず、アドレスバス１０９から図５（ｅ）に示す転送先ア
ドレス（Ａ０〜１６）がアドレスラッチ回路１１３１に
入力される。アドレスラッチ回路１１３１は、図５
（ａ）で示す同期クロック信号１１１１（クロックＣＬ
Ｋ）のインバート信号と図５（ｂ）で示すアドレス格納
信号１１１４（＊ＡＤＲＥＮＢ）のインバート信号との
論理積である図５（ｇ）に示すアドレス格納信号１１６
（ＬＴ−Ａ）によって、入力された転送先アドレスをラ
ッチする。図５（ｈ）に、アドレスラッチ回路１１３１
でラッチした転送アドレス（ラッチＡＤＤＲ）のタイム
チャートを示す。次に、画像データ専用バス１０８から
図５（ｆ）のタイムチャートにしたがって下位ワードデ
ータと上位ワードデータ（データ０−Ｌ、データ０−
Ｈ、データ１−Ｌ、データ１−Ｈ、・・・）が上位ワー
ドラッチ回路１１２１と下位ワードラッチ回路１１２２
に入力される。下位ワードラッチ回路１１２２は、図５
（ｉ）に示す下位ワードラッチクロック１１５１（ＬＴ
−ＤＬ）によって、入力された下位ワードデータをラッ
チする。図５（ｊ）に、下位ワードラッチクロック１１
５１でラッチした下位ワードラッチ回路１１２２のデー
タ（ラッチデータＬ）のタイムチャートを示す。同様
に、上位ワードラッチ回路１１２１は、図５（ｋ）に示
す上位ワードラッチクロック１１５２（ＬＴ−ＤＨ）に
よって、入力された上位ワードデータをラッチする。図
５（ｌ）に、上位ワードラッチ回路１１２２のラッチし
たデータ（ラッチデータＨ）のタイムチャートを示す。
ここまでで、受信側は、送信側から転送されてきた転送
先アドレス、画像データのデータ転送１回分の一時格納
を終え、後は以下の外部転送元１１７へ書き込む動作が
残っている。図５（ｍ）は、アドレスラッチ回路１１３
１で格納した転送先アドレスの出力制御を行うアドレス
出力制御信号１２０（＊Ａ−ＯＥ）のタイムチャートで
ある。アドレスラッチ回路１１３１は、図５（ｍ）に示
すアドレス出力制御信号１２０（＊Ａ−ＯＥ）がローレ
ベルの間は、そのラッチしている転送先アドレスを出力
する。この出力は、行アドレス、列アドレスに分けら
れ、行アドレス、列アドレスの順に外部転送先１１７の
メモリに入力され、アドレス指定となる。図５（ｑ）
に、外部転送先１１７のメモリに入力される転送先アド
レス１２２（Ａ０〜７）を示す。図５（ｎ）は、上位ワ
ードラッチ回路１１２１、下位ワードラッチ回路１１２
２の出力制御を行うデータ出力制御信号１１９（＊Ｄ−
ＯＥ）のタイムチャートである。上位ワードラッチ回路
１１２１及び下位ワードラッチ回路１１２２は、図５
（ｎ）に示すデータ出力制御信号１１９（＊Ｄ−ＯＥ）
がローレベルの間は、そのラッチしている９６ビットの
上位ワードデータ及び９６ビットの下位ワードデータを
同時に出力する。この出力は、外部転送先１１７のメモ
リに対する１９２ビットのデータ入力となる。図５
（ｓ）に、外部転送先１１７のメモリに入力される１ワ
ード１９２ビットの転送データ１２１（Ｄ０〜１９１）
を示す。図５（ｏ）（ｐ）（ｒ）は、書き込み制御信号
１２３の＊ＲＡＳ信号、＊ＣＡＳ信号、＊ＷＥ信号のタ
イムチャートである。この制御信号により、外部転送先
１１７のメモリの、図５（ｑ）に示す転送先アドレス１
２２（Ａ０〜７）の指定先に、図５（ｓ）に示す１ワー
ド１９２ビットの転送データ１２１（Ｄ０〜１９１）が
書き込まれる。以上述べた動作により、１ワード１９２
ビットのデータが転送が完了し、転送データ分上記動作
を繰り返す。 （実施例２）図６は、本発明の第２実施例の一構成例の
全体ブロック図である。第２実施例では、第１実施例の
構成に加えて、下記を追加した構成になっている。図６
において、１２４は、転送先アドレスが連続するデータ
を転送するモード１と、転送先アドレスがランダムなデ
ータを転送するモード２のいずれか一方を外部から指定
されると、指定したモードを示すモード信号を発生する
転送モード指定手段である。１２５は、転送モード指定
手段１２４でモード１を指定した場合に、本実施例では
ＴＴＬレベルのローレベルの値を示すモード信号であ
る。１２６は、モード信号１２５がローレベルの値（モ
ード１）を示すときに、アドレスバス１０９から入力す
る転送開始後１番目の転送先アドレスをスタートアドレ
スとする連続するアドレスを発生する連続アドレス発生
手段である。１２７はアドレス格納レジスタ１１３から
出力する転送先アドレスである。１２８は連続アドレス
発生手段から出力する転送先アドレスである。１２９
は、転送先アドレス１２７と転送先アドレス１２８の２
入力を持ち、２入力のうち何れか一方の入力を出力する
書き込みアドレス入力手段、１３０は書き込みアドレス
入力手段から出力される転送先アドレスである。図７
は、第２実施例のデータ送信側の詳細ブロック図であ
る。以下に説明する構成要素は、第１実施例と異なる構
成要素のみで、それ以外は第１実施例と同じである。図
７において、１２４１はモード信号１２５を出力する２
入力のマルチプレクサ、１２４２はマルチプレクサ１２
４１の一方の入力であり、ＴＴＬレベルのハイレベルの
値が入力される。１２４３はマルチプレクス１２４１の
他方の入力であり、ＴＴＬレベルのローレベルの値が入
力される。モード信号１２５は、マルチプレクス１２４
１の出力信号であり、外部からの指定により入力信号１
２４２と入力信号１２４３のいずれか一方の入力を出力
する。本実施例では、転送モード指定手段１２４でモー
ド１を指定した場合は、モード信号１２５は、ＴＴＬレ
ベルのローレベルの値となり、転送データのアドレスが
連続していることを意味する。図８は、図７における転
送アドレスが連続する場合（モード１）のデータ送信側
の動作を説明するタイムチャートである。図８（ａ）〜
（ｅ）は、第１実施例の場合と同様に、メモリ１０１１
から１ワード１９２ビットのデータを読みだすタイムチ
ャートを示す。但し、本実施例での読出し制御は、第１
実施例とは異なり、最近のＤＲＡＭが有している機能で
あるページモードアクセスによる読出し制御を行うもの
とする。このページモードアクセスでは、図８（ｃ）に
示す同一の行アドレス（Ｒアドレス０）に対して、図８
（ｃ）に示す連続する列アドレス（Ｃアドレス０〜Ｃア
ドレス３）を与えることで、高速にデータを読み出すこ
とが可能になる。図８（ｆ）〜（ｊ）は、第１実施例の
場合と同様に、メモリ１０１１から読出したデータと、
転送先アドレス発生手段１０４が発生した転送先アドレ
スを、各々データ転送用レジスタ１０３と転送先アドレ
ス格納レジスタ１０４４に格納する様子を示すタイムチ
ャートである。図８（ｋ）〜（ｐ）は、第１実施例の場
合と同様に、格納信号１１１を構成する制御信号群、転
送先アドレス、転送データの転送制御のタイムチャート
を示す。図８（ｋ）〜（ｐ）から判るように、第１の実
施例の場合と違い、転送先アドレスは転送開始時に１回
転送し、その後は、データのみを転送する。図９は、デ
ータ受信側の詳細ブロック図である。以下第１実施例と
異なる構成要素を説明する。図９において、１２６１
は、モード信号１２５がローレベル（モード１）のとき
に、転送開始時に１回送られて来る転送先アドレスをス
タートアドレスとして連続アドレスを発生するカウン
タ、１２６２はカウンタ１２６１から出力される連続ア
ドレス、１２６３は連続アドレス１２６１を一時格納す
る連続アドレス格納レジスタ、１２９１は、アドレス格
納レジスタ１１３から入力される転送先アドレス１２７
と連続アドレス発生手段１２６から入力される連続アド
レス１２８の２入力を持ち、モード信号１２５がローレ
ベル（モード１）のとき、連続アドレス１２８を出力す
るマルチプレクサである。図１０は、図９におけるデー
タ受信側の動作を説明するタイムチャートである。図１
０（ａ）〜（ｆ）は、（図８）の（ｋ）〜（ｐ）で述べ
た送信側から転送先アドレス、転送データ、格納制御信
号が転送されてくる様子を示す。図１０（ｇ）は連続ア
ドレス発生手段１２６が発生する連続アドレス１２８の
タイムチャートを示す。連続アドレス発生手段１２６
は、転送開始時に送信側から送られてくる図１０（ｅ）
に示す転送先アドレスを、カウンタ１２６１のロードア
ドレスとし、以降ロードアドレスをスタートアドレスと
する連続アドレス１２８を発生する。この連続アドレス
１２８は、先に述べたモード１のときには、外部転送先
に入力される転送先アドレス１３０となる。このアドレ
ス入力の様子を図１０（ｐ）に示す。図１０（ｐ）から
判るように、外部転送先に入力されるアドレスは、書き
込み開始時のみ行アドレス（Ｒ─アドレス０）を入力
し、それ以降は列アドレス（Ｃ─アドレス０、Ｃ─アド
レス１、・・）だけを入力する。ここでの外部転送先へ
の書き込み制御は、先の転送元での読出制御で用いたペ
ージモードによる書き込み制御を行っている。その他の
図１０のタイムチャートで示す信号動作は、第１実施例
で述べた内容と同様である。以上述べた動作により、１
ワード１９２ビットのデータ転送が完了する。この第２
実施例の転送制御は、先に述べた第１実施例の場合と比
べて、転送先アドレスが連続するデータを転送する場合
（モード１）は、１ワード１９２ビットのデータを転送
するサイクルは１００ｎｓと高速化できる。 （実施例３）図１１は、本発明の第３実施例における全
体のブロック図である。第３実施例では、第１実施例の
構成に加えて、下記を追加した構成になっている。図１
１において、１３１は、転送する１ワード１９２ビット
のデータが１画素ＲＧＢ各８ビット計２４ビットの８画
素分の画像データであるとき、画素単位に書き込みの有
無を指定しする画素指定信号を出力する書き込み画素指
定手段、１３２は書き込み画素指定手段１３１の出力に
つなげた画素指定信号線、１３３は画素指定信号線１３
２に出力される画素指定信号の格納タイミングを示す画
素指定格納信号を出力する画素指定格納信号発生手段、
１３４は画素指定格納信号発生手段の出力につなげた画
素指定格納信号線、１３５は、画素指定信号線１３２を
介して入力される画素指定信号を一時格納する画素指定
信号格納レジスタ、１３６は、画素指定格納信号線１３
４を介して入力される画素指定格納信号を用いて、画素
指定信号格納レジスタ１３５の格納制御を行う画素指定
信号格納制御手段、１３７は画素指定信号格納レジスタ
１３５の格納制御を行う格納制御信号、１３８は画素指
定格納レジスタ１３５から出力する画素指定信号、１３
９は、画素指定信号格納レジスタ１３５に格納した画素
指定信号の出力を制御する画素指定信号出力制御信号、
１４０は、データ書き込み手段１１８から出力する１ワ
ード１９２ビット単位の書き込み制御信号、１４１は、
データ格納レジスタ１１２に格納された１ワード１９２
ビットの画像データを、画素指定信号１３８を用いて、
画素（２４ビット）単位で書き込み制御する画素単位書
き込み制御手段、１４２は画素単位書き込み制御手段１
４１から出力される画素単位書き込み制御信号である。
図１２は第３実施例における送信側の動作を示すタイム
チャートである。図１２（ａ）〜（ｆ）は、送信側の動
作を示し、第１実施例における図３（ｋ）〜（ｐ）に対
応している。転送動作は、まず書き込み画素指定手段１
３１で１ワード１９２ビット中の画素（２４ビット）単
位の書き込み画素を指定する。本実施例では、書き込み
画素指定手段１３１は、１ワード１９２ビットの８画素
分の画像データに対応する８ビットの画素指定信号を、
画素指定信号線１３２を介して出力する。８ビット画素
指定信号は各ビットの論理値が”１”であれば、そのビ
ットに対応する画素は書き込まれ、論理値が”０”であ
れば、そのビットに対応する画素は書き込まない。図１
２（ｈ）は、画素指定信号（ＢＩＴ０〜７）を転送する
タイムチャートを示す。この画素指定信号は、図１２
（ｈ）から判るように、本実施例では、第１実施例のア
ドレスサイクル時に転送される。また図１２（ｇ）は、
画素指定信号を格納するタイミングを受信側に示す画素
指定格納信号（＊ＢＩＴＥＮＢ）のタイムチャートを示
す。この信号（＊ＢＩＴＥＮＢ）は、ローレベルのとき
に、画素指定信号（ＢＩＴ０〜７）が確定していること
を意味する。図１３は、第３実施例におけるデータ受信
側の詳細ブロック図である。第３実施例では、第１実施
例に加えて、下記を追加した構成となっている。図１３
において、 １３５１は、画素指定信号格納レジスタ１
３５を構成する画素指定信号格納ラッチ回路、１３６１
は、画素指定格納信号線１３４を介して入力される画素
指定格納信号とクロック信号１１１１の各々のインバー
ト信号の論理積を出力するＡＮＤ回路である。このＡＮ
Ｄ回路１３６１の出力は、画素指定信号格納ラッチ回路
１３５１のラッチクロックである。１４０１は、８ビッ
トの画素指定信号１３８と、データ書き込み手段１１８
から出力される＊ＷＥ信号とを各ビット毎に論理積をと
るＮＡＮＤ回路である。このＮＡＮＤ回路１４０１の出
力は、画素指定信号（ＢＩＴ０〜７）で論理”０”とな
っている画素について、書込を禁止することになる。図
１４は、図１３におけるデータ受信側の動作を示すタイ
ムチャートである。図１４（ａ）〜（ｈ）は、図１２の
説明で述べたデータ送信側から転送する転送先アドレ
ス、データ、画素指定信号のタイムチャートを示す。図
１４（ｈ）に示す画素指定信号（ＢＩＴ０〜７）は、画
素指定信号格納ラッチ回路１３５１に入力されると、図
１４の（ｉ）に示すラッチクロック１３７（ＬＴ−Ｂ）
によって、画素指定信号格納ラッチ回路１３５１に一時
格納される。図１４（ｊ）に、画素指定信号格納ラッチ
回路１３５１に一時格納された画素指定信号（ラッチＢ
ＩＴ）を示す。図１４（ｋ）〜（ｍ）は、第１実施例で
述べたデータ書き込み手段１１８から出力する＊ＲＡ
Ｓ、＊ＣＡＳ信号と、アドレス格納レジスタで一時格納
した転送先アドレスである。図１４（ｎ）はメモリへの
＊ＷＥ信号で、本実施例の場合１画素２４ビット毎に＊
ＷＥ信号が独立して８本存在するものとする。画素単位
書き込み制御手段１４１では、画素指定信号格納レジス
タ１３５で格納した１画素２４ビット毎の画素指定信号
（ＢＩＴ０〜７）のそれぞれと、データ書き込み手段１
１８から出力される＊ＷＥ信号のＮＡＮＤをとる。これ
により、画素指定信号で書き込み指定した場合（ＴＴＬ
レベルのハイレベル）には、ＮＡＮＤ回路１４０１の出
力はアクティブローとなり、それに対応する画素は書き
込まれる。反対に、画素指定信号で書き込み無効を指定
した場合（ＴＴＬレベルのローレベル）は、ＮＡＮＤ回
路１４０１の出力はインアクティブハイとなり、それに
対応する画素は書き込まれない。これにより１ワード８
画素内の任意位置の画素について、書き込み有無が制御
可能となる。 （実施例４）図１５は、本発明の第４実施例における全
体のブロック図である。第４実施例では、第１実施例の
構成に加えて、下記の手段を追加した構成になってい
る。１４３は、格納信号発生手段１１０が発生する格納
信号１１１を変更する格納信号変更手段、１４４は転送
先アドレス発生手段１０４が発生する転送先アドレス信
号、１４５は格納信号発生手段の発生する格納制御信号
１１１を構成する同期クロック信号１１１１を変更する
クロック制御信号である。第１実施例から第３実施例で
述べてきた通り、本発明のデータ転送は格納制御信号１
１１を構成する同期クロック信号１１１１に同期した転
送になっている。また一般的に転送先がＤＲＡＭとＳＲ
ＡＭとではアクセス速度が大きく違い、現状のＳＲＡＭ
のアクセス時間は最小１５ｎｓまで存在するのに対し
て、ＤＲＡＭではせいぜい６０ｎｓが最小アクセス時間
である。そこで、ここで述べる第４実施例では、外部転
送先に応じて格納制御信号１１１を構成するクロック信
号１１１１のクロック周波数を変更し、外部転送先に応
じて最高速のデータ転送を実現する実施例について述べ
る。図１６は、第４実施例を詳細に説明する説明図であ
る。図１６において、１４３１は、外部転送先のアドレ
スマップを記憶するメモリマップで、本実施例では外部
転送先でＤＲＡＭメモリのアドレスが０番地から１００
０番地であり、ＳＲＡＭメモリのアドレスが１００１番
地から２０００番地にマッピングされている場合とす
る。１４３２は、メモリ１４３１に記憶したＤＲＡＭメ
モリの最終アドレスである１０００番地を出力するアド
レス信号、１４３３は、１０００番地を示すアドレス信
号１４３２と転送先アドレス発生手段１０４が発生する
転送先アドレス１４４の２入力を比較し、転送先アドレ
ス１４４が１０００番地以下ならばＴＴＬレベルのロー
レベル信号を出力し、転送先アドレス１４４が１００１
番地以上ならば、ＴＴＬレベルのハイレベル信号を出力
する比較器、１４５は比較器１４３３から出力されるク
ロック制御信号、１１０５は、転送先がＤＲＡＭメモリ
のときに適した転送クロックを発生するＤＲＡＭ用クロ
ック発生部、１１０６は、転送先がＳＲＡＭメモリのと
きに適した転送クロックを発生するＳＲＡＭ用クロック
発生部、１１０７、１１０８はそれぞれＤＲＡＭ用クロ
ック発生部１１０５、ＳＲＡＭ用クロック発生部１１０
６が発生するＤＲＡＭ用転送用クロック信号、ＳＲＡＭ
用転送用クロック信号である。１１０９は、ＤＲＡＭ用
転送用クロック信号１１０７、ＳＲＡＭ用転送用クロッ
ク信号１１０８の２入力から、クロック制御信号１４５
に応じて何れか一方の入力を、他方のクロックとの同期
を取って出力するマルチプレクサである。本実施例では
クロック制御信号がＴＴＬレベルのローレベルのとき
は、出力としてＤＲＡＭ用転送用クロック信号１１０７
を出力し、ＴＴＬレベルのハイレベルのときは、出力と
してＳＲＡＭ用転送用クロック信号１１０８を出力する
ものとする。上記構成により、転送先アドレス発生手段
１０４で発生する転送先アドレスが０番地から１０００
番地の時は、ＤＲＡＭ転送用クロックで転送制御され、
転送先アドレスが１００１番地から２０００番地の時
は、ＳＲＡＭ転送用クロックで転送制御される。図１７
は、第４実施例と同じように、転送先に応じて同期クロ
ックを変える実施例である。図１６では転送先アトレス
発生手段１０４が発生する転送先アドレスに応じて動的
に同期クロックを変える場合を示したが、外部転送先が
ＤＲＡＭメモリ、ＳＲＡＭメモリを動的に行き渡ること
なく、いずれか一方に固定的な場合の実施例である。図
１７において、１４３４はクロック制御信号１４５をＴ
ＴＬレベルのハイレベルかローレベルの何れか一方に固
定する設定端子である。このような構成により、外部転
送先がＤＲＡＭメモリだけに固定されているときは設定
端子１４３４をＡ側でショートし、外部転送先がＳＲＡ
Ｍメモリだけに固定されているときは設定端子１４４を
Ｂ側でショートする。これにより先に述べた実施例のよ
うに外部転送先に応じた同期クロックによるデータ転送
を行うことができる。

【発明の効果】以上説明してきたように本発明によれ
ば、第１メモリ、画像データ専用バス、第２メモリはそ
れぞれデータ幅が１画素のビット数の整数倍になってい
るので、転送データの総ビット数と画像データの総ビッ
ト数とでずれが生じることがなく、画素が途中で切れる
こともなく、転送データとして余分なデータを送らない
ことになる。したがって、従来技術における、余分なビ
ットを捨てる手段又は処理や、画素と画素との切れ目が
どこにあるのかを判定する処理又は画素単位毎に受信側
メモリに格納する手段が必要なく画素データの処理が容
易になるという効果がある。このことは、ビットマップ
方式のウィンドウシステム等の処理を容易にし、また、
任意位置の画素の書き込み有無の制御が可能であること
から、本データ転送装置を用いてウインドウシステム下
での動画表示システムや画像処理システムの開発を促進
できるという効果がある。また、画像データを格納する
転送元のメモリ及び転送先のメモリのデータ幅が極めて
広く、その画像データを転送するための画像データバス
を専用に設けるシステムであっても、画像データ専用バ
スのデータ幅を、転送元メモリ及び転送先メモリのデー
タ幅を分割した幅になっているので、それだけ基板上の
信号線パターンの実装及び回路部品の実装が容易にな
る、ないし基板サイズを大きくしなくてもよいという効
果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例における全体のブロック
図である。

【図２】第１の実施例における送信側のブロック図であ
る。

【図３】第１の実施例における送信側動作のタイムチヤ
ート図である。

【図４】第１の実施例における受信側のブロック図であ
る。

【図５】第１の実施例における受信側動作のタイムチヤ
ート図である。

【図６】本発明の第２の実施例における全体のブロック
図である。

【図７】第２の実施例における送信側のブロック図であ
る。

【図８】第２のの実施例における送信側動作のタイムチ
ヤート図である。

【図９】実施例における受信側のブロック図である。

【図１０】実施例における受信側動作のタイムチヤート
図である。

【図１１】本発明の第３の実施例における全体のブロッ
ク図である。

【図１２】第３の実施例における送信側動作のタイムチ
ヤート図である。

【図１３】第３の実施例における受信側のブロック図で
ある。

【図１４】第３の実施例における受信側動作のタイムチ
ヤート図である。

【図１５】本発明の第４の実施例における全体のブロッ
ク図である。

【図１６】第４の実施例における送信側のブロック図で
ある。

【図１７】第５の実施例における送信側のブロック図で
ある。

【図１８】従来技術におけるデータ転送装置の説明図で
ある。

【符号の説明】

１０１ 外部転送元 １０３ データ転送用レジスタ １０４ 転送先アドレス １０５ 転送制御手段 １０８ データバス １０９ アドレスバス １１０ 格納信号発生手段 １１１ 格納制御信号線 １１２ データ格納レジスタ １１３ アドレス格納レジスタ １１４ 格納制御手段 １１７ 外部転送先 １１８ データ書き込み手段 １２４ 転送モード指定手段 １２６ 連続アドレス発生手段 １２９ 書き込みアドレス入力手段 １３１ 書き込み画素指定手段 １３３ 画素指定格納信号発生手段 １３５ 画素指定信号格納レジスタ １３６ 画素指定信号格納制御手段 １４１ 画素単位書き込み制御手段 １４３ 格納信号変更手段

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成４年１２月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】 明細書

【発明の名称】 データ転送装置

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像データを転送する
データ転送装置に関する。

【０００２】

【従来技術】近年、パーソナルコンピュータやワークス
テーションでは従来の文字、テキストデータに加えて、
静止画像データや動画像データも扱うようになった。図
１８（ａ）は、システムバスを用いて画像データを転送
する場合のブロック図である。このデータ転送装置は、
低速だが大容量の画像データを格納するメモリ１及びメ
モリ２と、高速の半導体記憶素子を用い転送時にメモリ
１のバッファとなるキャシュメモリ１及びキャシュメモ
リ２と、ＣＰＵに直結されている３２ビットのシステム
バスとを有する。その動作について、画像データをメモ
リ１からメモリ２に転送する場合、まず、メモリ１から
キャシュメモリ１へ、１画面分又は転送したい画素分の
データが送られる。キャシュメモリ１のデータは、ＣＰ
Ｕまたは図外のＤＭＡＣの制御により、１画面分又は転
送したい画素分のデータ全部が転送し終えるまで、３２
ビット単位で転送を繰り返す。

【０００３】図１８（ｂ）は、１２８ビット専用バスを
用いて画像データを転送する場合のブロック図である。
図１８（ｂ）は簡単に図示しているが、図１８（ａ）と
の違いは、専用バスを設け、データ幅を広げることによ
って、より高速化が図られている点である。

【０００４】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、画像データは画素データの集まりとし
て表され、フルカラーのビットマップの画像データを扱
う場合、通常、１画素は、ＲＧＢ各色８ビットからなる
計２４ビットで表されるために、下記のような課題があ
る。

【０００５】 図１８（ａ）の従来例における課題 画像データの最小単位は２４ビットであるのに対して、
システムバスの１サイクルの最大転送データは３２ビッ
トであることから、転送データの総ビット数と画像デー
タの総ビット数とでずれが生じ、画素が途中で切れない
ようにするためには、転送データの総ビット数は必要な
画素データの総ビット数よりも余分に送ることになり、
その余分なビットを捨てる手段又は処理をする必要があ
るという問題がある。例えば、２画素分のデータを転送
する場合、１回の転送では１画素目の２４ビットと、２
画素目の８ビットを送れるが、これでは２画素目が途中
で切れてしまうので、２回目の転送では２画素目の残り
１６ビットと意味のない１６ビットを送ることになる。
結局８ビット余分に送ることになり、受信側では８ビッ
トを捨てる処理が必要である。

【０００６】また、２画素以上のデータを転送する場
合、１回の転送で１画素分のみ転送することにし、これ
を画素数分繰り返せば転送可能であるが、余分に送るビ
ット数がやたらと多くなってまう。このような余分なビ
ット数を減らすために、多数の画素データを転送する場
合には、画素データと画素データとの間を詰めて送る方
法が一般的である。つまり、複数の画素を転送する場合
には、１回目の転送データ３２ビットは、１画素目のデ
ータ２４ビットと２画素目のデータ８ビット分を合わせ
て送り、２回目の転送データ３２ビットは２画素目残り
のデータ１６ビットと３画素目のデータ１６ビットを合
わせて送り、というように順々に送れば、余分なビット
数は少なくなる。このようにして、画素データを詰めて
転送データとして送る場合、転送データ毎に画素と画素
との切れ目が一定の位置にないので、受信側では、その
切れ目がどこにあるのかを判定する処理又は画素単位毎
に受信側メモリに格納する手段が必要になるという問題
がある。受信データを画素単位毎に分解できないと元の
画像データが再現できないことになるからである。特
に、近時ＣＡＤ等に限らずＣＧ（コンピュータグラフィ
ック）処理の高度化が要請され、画素単位の処理や一定
の画素数の画像デ−タの処理を精確かつ高速に行う必要
があるビットマップ方式のグラフィックディスプレイ等
では上記問題点は重要である。

【０００７】 図１８（ｂ）の従来例における課題 この場合、データバス幅が１２８ビットに拡大されてい
るので、より高速にデータを転送することが可能となっ
ている点が図１８（ａ）と異なり優れている点である
が、転送データの総ビット数と画像データの総ビット数
とで、ずれが生じる点では図１８（ａ）と同じであるの
で、図１８（ａ）と同様に余分なデータを送る点と、大
量に送る場合に受信側で画素の切れ目がどこにあるのか
を判定する処理又は画素単位毎に受信側メモリに格納す
る手段が必要があるという点が問題となる。

【０００８】また、この方法では、物理的な信号線が、
画像用のデータバスだけで１２８本、これにアドレスバ
ス、制御用の信号線等を加えると約１５０本ぐらいにな
り、従来例による回路を基板上に実装するには、システ
ムバスに加えて１５０本相当の信号線パターンを実装す
る必要がある。この１５０本相当の信号線パターンが占
める基板上の面積はかなり大きいので、結局、その分回
路部品の実装可能面積が小さくなるので部品の実装が困
難になる、或いは、基板サイズが大きくなるというとい
う問題がある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明は、画像データを転送するデータ転
送装置であって、１画素分のビット数の整数倍のデータ
幅をもつ画像データ専用バスと、前記画像データ専用バ
スのデータ幅の整数倍のデータ幅をもつ第１メモリと、
前記画像データ専用バスのデータ幅の整数倍のデータ幅
をもつ第２メモリと、前記第１メモリからデータを読み
出し、該データを画像データ専用バス幅ずつ前記データ
バスへ送信する制御を行う送信制御手段と、前記データ
バスへ送信されたデータを順次受信し、前記第２メモリ
へ書き込む制御を行う受信制御手段とを備えたことを特
徴とする。

【００１０】請求項２の発明は、前記送信制御手段とし
て、前記第１メモリから読み出したデータと、そのデー
タを前記第２メモリに書き込むべきアドレス信号とをセ
ットにして前記受信制御手段に送出する構成とし、前記
受信制御手段として、前記送信制御手段からセットにな
って送られてくるアドレス信号によって指定される前記
第２メモリのアドレスに書き込む構成としてある。

【００１１】請求項３の発明は、前記送信制御手段とし
て、前記第１メモリのデータ幅の転送データを一時格納
し、前記データバスのデータ幅ずつ出力するデータ転送
用レジスタと、前記データ転送用レジスタに格納した転
送データの転送先アドレスを発生する転送先アドレス発
生手段と、前記データ転送用レジスタ及び前記転送先ア
ドレス発生手段の出力タイミングを制御する転送制御手
段と、前記転送先アドレスと前記転送データを転送先に
対して格納するタイミングを指示する格納信号及びクロ
ック信号を発生する格納信号発生手段とから構成し、前
記受信制御手段として、前記データバスのデータ幅ずつ
前記転送データを一時格納していき、前記第２メモリの
データ幅で出力するデータ格納レジスタと、前記転送先
アドレスを格納するアドレス格納レジスタと、前記格納
信号及び前記クロック信号に基づいて前記データ格納レ
ジスタ及び前記アドレス格納レジスタの格納タイミング
を制御する格納制御手段と、前記アドレス格納レジスタ
に格納する転送先アドレスに基づいて、前記データ格納
レジスタに格納するデータを、前記第２メモリへ書き込
むデータ書込手段とからなっている。

【００１２】請求項４の発明は、前記送信制御手段とし
て、転送アドレスが連続している場合、１番目のデータ
転送時には、前記第１メモリから読み出したデータと、
そのデータを前記第２メモリに書き込むべきアドレス信
号とをセットにして前記受信制御手段に送出し、２番目
以降のデータ転送時には、そのデータを前記第２メモリ
に書き込むべきアドレス信号を送らないでデータだけを
送出する構成としてあり、前記受信制御手段として、転
送アドレスが連続している場合、１番目のデータ転送時
には、前記送信制御手段からセットになって送られてく
るアドレス信号によって指定される前記第２メモリのア
ドレスに書き込むと共にそのアドレスを記憶しておき、
２番目以降のデータ転送時には、記憶しておいたアドレ
スをインクリメントしたアドレスによって指定される前
記第２メモリのアドレスに書き込むむ構成としてある。

【００１３】請求項５の発明は、前記送信制御手段とし
て、転送アドレスが連続しているか否かを指定する転送
モード指定手段を有し、前記受信制御手段として、転送
アドレスが連続している旨の指定があると、転送先アド
レスの１番目をスタートアドレスとする連続アドレスを
発生する連続アドレス発生手段と、前記連続アドレスを
前記第２メモリのアドレスとして指定することができる
書込アドレス入力手段とを有している。

【００１４】請求項６の発明は、前記送信制御手段とし
て、転送データ中の任意の画素について書込むか否かを
画素単位毎に指定する画素書込指定信号を前記受信制御
部に送出する構成とし、前記受信制御手段として、前記
画素指定信号に基づき、指定された画素のみを前記第２
メモリへの書き込むように制御を行う構成としている。

【００１５】請求項７の発明は、前記送信制御手段とし
て、転送データ中の任意の画素について書込むか否かを
画素単位毎に指定する画素指定信号を発生する書込画素
指定手段と、前記書き込み画素指定手段が出力する画素
指定信号の格納タイミングを示す画素指定格納信号を発
生する画素指定格納信号発生手段とを有し、前記受信制
御手段として、前記画素指定信号を格納する画素指定格
納レジスタと、前記画素指定格納信号を用いて前記画素
指定格納レジスタの格納制御を行う画素指定信号格納制
御手段と、前記画素指定格納レジスタから出力される信
号に基づき前記第２メモリへの書込を画素単位で制御す
る画素単位書き込み制御手段とを有している。

【００１６】請求項８の発明は、前記格納信号発生手段
として、前記クロック信号を切り換える指示をする格納
信号変更手段を有している。請求項９の発明は、前記格
納信号変更手段として、前記転送先アドレス発生手段が
発生する転送先アドレスを比較し、切り換えるか否か判
定する手段を有している。

【００１７】

【作用】請求項１の発明によれば、送信制御手段は、１
画素のビット数の整数倍のデータ幅を持つ第１メモリか
ら読み出される画像データを、１画素のビット数の整数
倍のデータ幅を持つ画像データ専用バスのデータバス幅
毎に分割する。その分割された画像データは、順次画像
データ専用バスを介して、受信側に転送される。受信制
御手段は、転送されてくる分割された画像データを順次
受信し、１画素のビット数の整数倍のデータ幅を持つ第
２メモリに書き込む。

【００１８】請求項２及び３の発明によれば、送信制御
手段は、転送すべき画像データを第１メモリから読み出
しデータ転送用レジスタに格納すると、まずそのデータ
の転送先アドレスを転送先アドレス発生手段から送信
し、次に前記データ転送用レジスタのデータを画像デー
タ専用バスのデータバス幅毎に分割し、これを順次送信
する。このとき、格納信号発生手段が発生する格納制御
信号も、送信される転送アドレス及び転送データと共に
送信される。これに対して、受信制御手段は、前記格納
制御信号に基づき、まず受信した転送先アドレスをアド
レス格納手段に格納し、次に順次送られてくる転送デー
タをデータ格納レジスタに格納し、その後、第２メモリ
に書き込む。２回目以降のデータ転送はこれを繰り返
す。

【００１９】請求項４及び５の発明によれば、転送する
データのアドレスが連続する場合には、送信側の転送モ
ード指定手段は、その旨を示すモード信号を受信側に対
して送る。このとき、送信側は、１番目のデータ転送時
には、第１メモリから読み出したデータと、そのデータ
を前記第２メモリに書き込むべきアドレス信号とをセッ
トにして受信側に送出し、２番目以降のデータ転送時に
は、そのデータを前記第２メモリに書き込むべきアドレ
ス信号を送らないでデータだけを送信する。受信側は、
１番目のデータ転送時には、送信側からセットになって
送られてくるアドレス信号によって指定される第２メモ
リのアドレスに書き込むと共にそのアドレスを記憶して
おき、２番目以降のデータ転送時には、記憶しておいた
アドレスをインクリメントしたアドレスによって指定さ
れる第２メモリのアドレスに順次書き込む。これにより
２回目以降のアドレスサイクルは省略して、画像データ
のみの転送が可能となる。転送開始時のアドレスを一回
転送するだけで、以降、アドレス転送サイクルが不要な
データ転送が実現でき、転送速度が向上する。

【００２０】また、請求項６の発明によれば、送信制御
手段は、転送データ中の任意の画素について書込むか否
かを画素単位毎に指定する信号を前記受信制御部に送出
する。受信制御手段は、前記書込画素指定部から出力さ
れる画素指定信号に基づき指定された画素のみを前記第
２メモリへの書き込むように制御を行う。これにより画
像データの画素単位の書き込み制御が可能なデータ転送
ができる。

【００２１】

【実施例】以下図面を参照しながら本発明の実施例を説
明する。 （第１実施例）図１は本発明の第１実施例の一構成例の
全体ブロック図である。図１において、１０１はアクセ
スワード幅が画像データ専用バス１０８の整数倍のアク
セスワード幅を持つ第１メモリとしての外部転送元であ
り、本実施例ではアクセスワード幅を１９２ビットとす
る。この外部転送元１０１の格納データは１画素ＲＧＢ
各８ビット計２４ビットの画像データで、表示画像の水
平方向に８画素分の１ワード１９２ビットのデータであ
る。

【００２２】１０２は外部転送元１０１から出力される
１ワード１９２ビットの画像データを伝える出力線であ
る。１０３は出力線１０２を介して入力される画像デー
タを一時格納し、画像データ専用バス１０８のデータ幅
ずつに分割して出力するデータ転送用レジスタである。
本実施例では１ワード１９２ビットの画像データを一時
格納し、１ワード９６ビットの画像データ２個に分割し
てそれぞれ出力する。

【００２３】１０４はデータ転送用レジスタ１０３に格
納した１ワード１９２ビットのデータの転送先アドレス
を発生する転送先アドレス発生手段である。１０５はデ
ータ転送レジスタ１０３に一時格納する２つの９６ビッ
トのデータと転送先アドレス発生手段１０４で発生する
転送先アドレスの出力タイミングを制御をする転送制御
手段である。

【００２４】１０６はデータ転送レジスタ１０３に一時
格納した２つの１ワード９６ビットの画像データの出力
を指示するデータ出力制御信号である。１０７は転送先
アドレス発生手段１０４で発生する転送先アドレスの出
力を指示するアドレス出力制御信号、画像データ専用バ
ス１０８は、データ転送用レジスタ１０３が出力する９
６ビットのデータを伝える画像データ専用の９６ビット
データバスである。

【００２５】１０９は転送先アドレス発生手段１０４が
発生する転送先アドレスを伝えるアドレスバスである。
本実施例での第２メモリとしての転送先は、画像を表示
するフレームメモリであり、その表示画像サイズは１０
２４×１０２４画素であるので、１ワード１９２ビット
で１２８ｋワードのメモリ容量をもつ。この容量のメモ
リをアクセスするためのアドレスは、１７ビット必要で
あり、行方向に１０２４ワード分の１０ビット、列方向
に１２８ワード分の７ビットで、アドレス線としては１
７ビットでアドレス指定する。

【００２６】１１０は、画像データ専用バス１０８上に
出力された１ワード９６ビットの画像データ及びアドレ
スバス１０９上に出力された転送先アドレスを、受信側
が格納するためのタイミングを示す格納信号を発生する
格納信号発生手段である。１１１は格納信号発生手段１
１０が発生する格納信号を伝える格納信号線、１１２は
画像データ専用バス１０８から入力される１ワード９６
ビットデータを一時格納するデータ格納レジスタであ
る。

【００２７】１１３はアドレスバス１０９を介して入力
される転送先アドレスを一時格納するアドレス格納レジ
スタである。１１４は格納信号１１１を用いてデータ格
納レジスタ１１２とアドレス格納レジスタ１１３の格納
制御を行う格納制御手段である。１１５は格納制御手段
１１４から出力され、データ格納レジスタ１１２のデー
タ格納タイミングを指示するデータ格納信号である。

【００２８】１１６は格納制御手段１１４から出力さ
れ、アドレス格納レジスタ１１３のアドレス格納タイミ
ングを指示するアドレス格納信号である。１１７は第２
メモリとしての外部転送先である。本実施例では前述し
たように表示画像サイズが１０２４×１０２４画素、容
量が１ワード１９２ビットで１２８ｋワードのフレーム
メモリである。

【００２９】１１８は、データ格納レジスタ１１２に格
納された２つの１ワード９６ビットの画像データを、１
つの１ワード１９２ビットの画像データとして外部転送
先１１７に書き込む制御を行うデータ書き込み手段であ
る。１１９は、データ格納レジスタ１１２に格納された
２つの１ワード９６ビットのデータを、１つの１ワード
１９２ビットのデータとして出力するタイミングを指示
するデータ出力制御信号である。

【００３０】１２０は、アドレス格納レジスタ１１３に
格納された転送先アドレスの出力タイミングを指示する
アドレス出力制御信号である。１２１は、データ出力制
御信号１１９の指示によりデータ格納レジスタ１１２か
ら出力される１ワード１９２ビットの画像データを伝え
るデータ線である。１２２はアドレス出力制御信号１２
０の指示によりアドレス格納レジスタ１１３から出力さ
れる転送先アドレスである。

【００３１】１２３は、データ格納レジスタ１１２から
出力される１ワード１９２ビットの画像データ１２１
を、転送先アドレス１２２の指定するアドレスの外部転
送先１１７に、書き込む指示をする書き込み制御信号で
ある。図２は本実施例（図１）のデータ送信側の一構成
例を詳細に示すブロック図である。

【００３２】１０１１、１０１２、１０１３は外部転送
元１０１を構成する回路である。１０１１は画像データ
を記憶しているメモリでありＤＲＡＭを使用している。
１０１２はメモリ１０１１に記憶している転送データの
読出し制御を行うメモリ読出し制御部、１０１３はメモ
リ読出制御部１０１２が出力するＲＡＳ信号、ＣＡＳ信
号、＊ＷＥ信号からなるメモリ読出信号である。

【００３３】１０２１、１０２２、１０２３は出力線１
０２を構成する信号線である。１０２１はメモリ１０１
１から出力される１ワード１９２ビットのデータを２分
割した中の９６ビットの上位ワードデータを伝える上位
ワード信号線、１０２２は２分割した残りの９６ビット
の下位ワードデータを出力する下位ワード信号線、１０
２３は上位ワード信号線１０２１と下位ワード信号線１
０２２を介して入力されるデータをデータ転送用レジス
タ１０３でデータラッチするタイミングを示すラッチク
ロックである。

【００３４】１０３１、１０３２はデータ転送用レジス
タ１０３を構成するラッチ回路である。１０３１は上位
ワード信号線１０２１から入力される上位ワードデータ
をラッチする上位ワードラッチ回路、１０３２は下位ワ
ード信号線１０２２から入力される下位ワードデータを
ラッチする下位ワードラッチ回路である。１０４１、１
０４２、１０４３、１０４４は転送先アドレス発生手段
１０４を構成する回路である。１０４１はデータ転送用
レジスタ１０３に格納した１ワード１９２ビットデータ
の転送先アドレスを発生するアドレス発生部、１０４２
はアドレス発生部１０４１が発生する転送先アドレス、
１０４３は転送先アドレス１０４２をデータラッチする
ラッチクロック、１０４４は転送アドレスをラッチクロ
ック１０４３で一時格納するアトレスラッチ回路であ
る。

【００３５】１０６１、１０６２はデータ出力制御信号
１０６を構成する制御信号である。１０６１は、上位ワ
ードラッチ回路１０３１から出力される１ワード９６ビ
ットの上位ワードデータの出力タイミングを指示する上
位ワード出力信号であり、上位ワードラッチ回路１０３
１の＊ＯＥ（アウトプットイネーブル）端子に接続され
ている。この信号がＴＴＬレベルのローレベルであると
きは、上位ワードラッチ回路１０３１は、ラッチした９
６ビットの上位ワードデータを出力する。

【００３６】１０６２は、下位ワードラッチ回路１０３
３から出力される１ワード９６ビットの下位ワードデー
タの出力タイミングを指示する下位ワード出力信号であ
り、下位ワードラッチ回路１０３２の＊ＯＥ端子に接続
されている。この信号もＴＴＬレベルのローレベルであ
るときは、下位ワードラッチ回路１０３２はラッチした
９６ビットの下位ワードデータを出力する。

【００３７】アドレス出力信号１０７は、アドレスラッ
チ回路１０４４にラッチした転送先アドレスの出力を指
示する信号であり、アドレスラッチ回路１０４４の＊Ｏ
Ｅに接続されていて、この信号もローレベルであるとき
は、アドレスラッチ回路１０４４はラッチしたアドレス
を出力する。１１０１、１１０２、１１０３、１１０４
は格納信号発生手段１１０を構成する回路部である。１
１０１は、下位ワードラッチ回路１０３２が下位ワード
データを画像データ専用バス１０８を介して受信側に対
して出力する際に、その下位ワードデータを受信側が格
納するタイミングを示す信号を発生する下位ワード格納
信号発生部である。１１０２は、上位ワードラッチ回路
１０３１が上位ワードデータを画像データ専用バス１０
８を介して受信側に対して出力する際に、その上位ワー
ドデータを受信側が格納するタイミングを示す信号を発
生する上位ワード格納信号発生部である。１１０３は、
アドレスラッチ回路１０４４が転送先アドレスをアドレ
スバス１０９を介して受信側に対して出力する際に、そ
の転送先アドレスを受信側が格納するタイミングを示す
信号を発生するアドレス格納信号発生部である。１１０
４は、画像データ専用バス１０８を介して出力されるデ
ータ、アドレスバス１０９を介して出力される転送先ア
ドレス、その他の制御信号の同期クロックを出力するク
ロック発生部である。

【００３８】１１１１、１１１２、１１１３、１１１４
は格納信号１１１を構成する格納制御信号群である。１
１１１はクロック発生部１１０４が発生する同期クロッ
ク信号、１１１２は下位ワード格納信号発生部１１０１
が出力する下位ワード格納信号、１１１３は上位ワード
格納信号発生部１１０２が出力する上位ワード格納信
号、１１１４はアドレス格納信号発生部１１０３が出力
するアドレス格納信号である。

【００３９】図３は、図２における送信側の動作を示す
タイムチャートである。このタイムチャートを用いて送
信側の動作を説明する。まず、メモリ１０１１は、メモ
リ読出制御部１０１２から図３（ａ）、（ｂ）、
（ｃ）、（ｄ）に示すような＊ＲＡＳ信号、＊ＣＡＳ信
号、アドレス信号Ｍ−Ａ０〜Ａ１６、＊ＷＥ信号からな
るメモリ読出信号１０１３を入力されると、図３（ｅ）
に示す１ワード１９２ビットの画像データ（図３（ｅ）
ではＤ０〜Ｄ１９１と表記）を出力する。メモリ１０１
１から出力される１ワード１９２ビットの画像データ
（Ｄ０〜Ｄ１９１）は、９６ビットの上位ワードデータ
と９６ビットの下位ワードデータに分割され、それぞれ
上位ワード信号線１０２１と下位ワード信号線１０２２
を介して、上位ワードラッチ回路１０３１、下位ワード
ラッチ回路１０３２に入力され、図３（ｆ）に示すラッ
チクロック１０２３（Ｄ−ＬＴＣＫ）を用いて、それぞ
れデータ転送レジスタ１０３内の上位ワードラッチ回路
１０３１、下位ワードラッチ回路１０３２に一時格納さ
れる。図３（ｇ）はデータ転送レジスタ１０３で格納し
ているデータ（ＬＴＤＴ０〜１９１）を示す。

【００４０】図３（ｈ）はアドレス発生部１０４１が発
生する転送先アドレス（Ｄ−Ａ０〜１６）のタイムチャ
ートを示す。この転送先アドレスは、図３（ｉ）に示す
ラッチクロック１０４３（Ａ−ＬＴＣＫ）を用いて、ア
ドレスラッチ回路１０４４に一時格納される。図３
（ｊ）はアドレスラッチ回路１０４４でラッチされた転
送先アドレス（ＬＴＡＤ０〜１６）の様子を示すタイム
チャートである。

【００４１】図３（ｋ）はクロック発生部１１０４から
発生する同期クロック１１１１（ＣＬＫ）で、以下に述
べる上位ワード出力信号１０６１、下位ワード出力信号
１０６２、アドレス出力信号１０７、下位ワード格納信
号１１１２、上位ワード格納信号１１１３、アドレス格
納信号１１１４は、このクロックに同期して出力される
ものとする。図３（ｌ）は、アドレスラッチ回路１０４
４にラッチした転送先アドレスを出力するアドレス出力
信号１０７（＊ＯＥ−Ａ）と、アドレス格納信号発生部
１１０３が出力するアドレス格納信号１１１４（＊ＡＤ
ＲＥＮＢ）のタイムチャートを示す。

【００４２】本実施例ではアドレス出力信号１０７（＊
ＯＥ−Ａ）とアドレス格納信号１１１４（＊ＡＤＲＥＮ
Ｂ）は別々の信号としたが、信号出力の遅延時間を調整
する必要がなければ、アドレス格納信号１１１４（＊Ａ
ＤＲＥＮＢ）をアドレス出力信号１０７（＊ＯＥ−Ａ）
で代用しても構わない。図３（ｌ）のタイムチャート従
ったアドレス出力信号１０７（＊ＯＥ−Ａ）により、ア
ドレスラッチ回路１０４４にラッチされていた転送アド
レス（図３の（ｏ）中の、アドレス０、アドレス１、・
・・）が出力される。

【００４３】図３（ｍ）は、下位ワード出力信号１０６
２（＊ＯＥ−Ｌ）と、下位ワード格納信号１１１２（＊
ＤＴ−Ｌ）のタイムチャートを示す。下位ワードラッチ
回路１０３２に格納されていた下位ワードデータは、下
位ワード出力信号１０６２（＊ＯＥ−Ｌ）がローレベル
の間、画像データ専用バス１０８に出力される。（図３
（ｐ）中の、データ０─Ｌ、データ１─Ｌ、・・・）が
出力される。前述のアドレス格納信号１１１４（＊ＡＤ
ＲＥＮＢ）と同様に、信号出力の遅延時間を調整する必
要がなければ、下位ワード格納信号１１１２（＊ＤＴ−
Ｌ）は、下位ワード出力信号１０６２（＊ＯＥ−Ｌ）で
代用しても構わない。

【００４４】図３（ｎ）は、上位ワード出力信号１０６
１（＊ＯＥ−Ｈ）と、上位ワード格納信号１１１３（＊
ＤＴ−Ｈ）のタイムチャートを示す。上位ワードラッチ
回路１０３１に格納されていた上位ワードデータは、上
位ワード出力信号１０６１（＊ＯＥ−Ｈ）がローレベル
の間、画像データ専用バス１０８に出力される。（図３
（ｐ）中の、データ０─Ｈ、データ１─Ｈ、・・・）が
出力される。前述のアドレス格納信号１１１４（＊ＡＤ
ＲＥＮＢ）と同様に、信号出力の遅延時間を調整する必
要がなければ、上位ワード格納信号１１１３（＊ＤＴ−
Ｈ）は、上位ワード出力信号１０６１（＊ＯＥ−Ｈ）で
代用しても構わない。

【００４５】上記データ転送制御により、アドレスバス
１０９に転送先アドレスが、図３（ｏ）に示すタイムチ
ャートで送出（アドレス０、アドレス１、・・・）さ
れ、画像データ専用バス１０８に上位ワードデータと下
位ワードデータが、図３（ｐ）に示すタイムチャートで
送出（データ０─Ｌ、データ０─Ｈ、データ１─Ｌ、デ
ータ１─Ｈ、・・・）される。本実施例ではデータバス
１０８とアドレスバス１０９は別々のバス信号線とした
が、アドレスサイクルとデータサイクルが別々ならばデ
ータバスとアドレスバスを共通にして、データとアドレ
スを多重化して転送制御する方法も考えられる。

【００４６】図４は本実施例（図１）のデータ受信側の
一構成例を詳細に示すブロック図である。１１２１、１
１２２はデータ格納レジスタ１１２を構成する回路部で
ある。１１２１は画像データ専用バス１０８から入力さ
れる９６ビットの上位ワードデータをラッチする上位ワ
ードラッチ回路である。１１２２は画像データ専用バス
１０８から入力される９６ビットの下位ワードデータを
ラッチする下位ワードラッチ回路である。

【００４７】１１３１はアドレスバス１０９から入力さ
れる転送先アドレスをラッチするアドレスラッチ回路で
ある。１１４１、１１４２は格納制御手段１１４を構成
する回路部である。１１４１は、同期クロック信号１１
１１、上位ワード格納信号１１１２、下位ワード信号１
１１３、アドレス格納信号１１１４を入力信号とし、各
入力信号のインバート信号を出力するＩＮＶ回路群であ
る。１１４２はＩＮＶ回路群１１４１から出力する格納
制御信号１１４のインバート信号どうしの論理積をとる
ＡＮＤ回路群である。

【００４８】１１５１は、ＡＮＤ回路群１１４２で同期
クロック信号１１１１のインバート信号と下位ワード格
納信号１１１２のインバート信号の論理積をとった信号
で、下位ワードラッチ回路１１２２のラッチクロックで
ある。１１５２は、ＡＮＤ回路群１１４２で同期クロッ
ク信号１１１１のインバート信号と上位ワード格納信号
１１１３のインバート信号の論理積をとった信号で、上
位ワードラッチ回路１１２１のラッチクロックである。

【００４９】アドレス格納信号１１６は、ＡＮＤ回路群
１１４２で同期クロック信号１１１１のインバート信号
とアドレス格納信号１１１４のインバート信号の論理積
をとった信号で、アドレスラッチ回路１１３１のラッチ
クロックである。１２１１は上位ワードラッチ回路１１
２１から出力する９６ビットの上位ワードデータ、１２
１２は下位ワードラッチ回路１１２２から出力する９６
ビットの下位ワードデータである。

【００５０】図５は、図４における受信側の動作をタイ
ムチャートを用いて示した図である。このタイムチャー
トをを用いて図４の動作について説明する。図５（ａ）
〜（ｆ）は、図３（ｋ）〜（ｐ）で述べた送信側が送出
した信号で、画像データ専用バス１０８と、アドレスバ
ス１０９、格納信号線１１１を介して受信側に入力され
る信号のタイムチャートである。

【００５１】まず、アドレスバス１０９から図５（ｅ）
に示す転送先アドレス（Ａ０〜１６）がアドレスラッチ
回路１１３１に入力される。アドレスラッチ回路１１３
１は、図５（ａ）で示す同期クロック信号１１１１（ク
ロックＣＬＫ）のインバート信号と図５（ｂ）で示すア
ドレス格納信号１１１４（＊ＡＤＲＥＮＢ）のインバー
ト信号との論理積である図５（ｇ）に示すアドレス格納
信号１１６（ＬＴ−Ａ）によって、入力された転送先ア
ドレスをラッチする。図５（ｈ）に、アドレスラッチ回
路１１３１でラッチした転送アドレス（ラッチＡＤＤ
Ｒ）のタイムチャートを示す。

【００５２】次に、画像データ専用バス１０８から図５
（ｆ）のタイムチャートにしたがって下位ワードデータ
と上位ワードデータ（データ０−Ｌ、データ０−Ｈ、デ
ータ１−Ｌ、データ１−Ｈ、・・・）が上位ワードラッ
チ回路１１２１と下位ワードラッチ回路１１２２に入力
される。下位ワードラッチ回路１１２２は、図５（ｉ）
に示す下位ワードラッチクロック１１５１（ＬＴ−Ｄ
Ｌ）によって、入力された下位ワードデータをラッチす
る。図５（ｊ）に、下位ワードラッチクロック１１５１
でラッチした下位ワードラッチ回路１１２２のデータ
（ラッチデータＬ）のタイムチャートを示す。

【００５３】同様に、上位ワードラッチ回路１１２１
は、図５（ｋ）に示す上位ワードラッチクロック１１５
２（ＬＴ−ＤＨ）によって、入力された上位ワードデー
タをラッチする。図５（ｌ）に、上位ワードラッチ回路
１１２２のラッチしたデータ（ラッチデータＨ）のタイ
ムチャートを示す。ここまでで、受信側は、送信側から
転送されてきた転送先アドレス、画像データのデータ転
送１回分の一時格納を終え、後は以下の外部転送元１１
７へ書き込む動作が残っている。

【００５４】図５（ｍ）は、アドレスラッチ回路１１３
１で格納した転送先アドレスの出力制御を行うアドレス
出力制御信号１２０（＊Ａ−ＯＥ）のタイムチャートで
ある。アドレスラッチ回路１１３１は、図５（ｍ）に示
すアドレス出力制御信号１２０（＊Ａ−ＯＥ）がローレ
ベルの間は、そのラッチしている転送先アドレスを出力
する。この出力は、行アドレス、列アドレスに分けら
れ、行アドレス、列アドレスの順に外部転送先１１７の
メモリに入力され、アドレス指定となる。図５（ｑ）
に、外部転送先１１７のメモリに入力される転送先アド
レス１２２（Ａ０〜７）を示す。

【００５５】図５（ｎ）は、上位ワードラッチ回路１１
２１、下位ワードラッチ回路１１２２の出力制御を行う
データ出力制御信号１１９（＊Ｄ−ＯＥ）のタイムチャ
ートである。上位ワードラッチ回路１１２１及び下位ワ
ードラッチ回路１１２２は、図５（ｎ）に示すデータ出
力制御信号１１９（＊Ｄ−ＯＥ）がローレベルの間は、
そのラッチしている９６ビットの上位ワードデータ及び
９６ビットの下位ワードデータを同時に出力する。この
出力は、外部転送先１１７のメモリに対する１９２ビッ
トのデータ入力となる。図５（ｓ）に、外部転送先１１
７のメモリに入力される１ワード１９２ビットの転送デ
ータ１２１（Ｄ０〜１９１）を示す。

【００５６】図５（ｏ）（ｐ）（ｒ）は、書き込み制御
信号１２３の＊ＲＡＳ信号、＊ＣＡＳ信号、＊ＷＥ信号
のタイムチャートである。この制御信号により、外部転
送先１１７のメモリの、図５（ｑ）に示す転送先アドレ
ス１２２（Ａ０〜７）の指定先に、図５（ｓ）に示す１
ワード１９２ビットの転送データ１２１（Ｄ０〜１９
１）が書き込まれる。

【００５７】以上述べた動作により、１ワード１９２ビ
ットのデータが転送が完了し、転送データ分上記動作を
繰り返す。 （実施例２）図６は、本発明の第２実施例の一構成例の
全体ブロック図である。第２実施例では、第１実施例の
構成に加えて、下記を追加した構成になっている。図６
において、１２４は、転送先アドレスが連続するデータ
を転送するモード１と、転送先アドレスがランダムなデ
ータを転送するモード２のいずれか一方を外部から指定
されると、指定したモードを示すモード信号を発生する
転送モード指定手段である。

【００５８】１２５は、転送モード指定手段１２４でモ
ード１を指定した場合に、本実施例ではＴＴＬレベルの
ローレベルの値を示すモード信号である。１２６は、モ
ード信号１２５がローレベルの値（モード１）を示すと
きに、アドレスバス１０９から入力する転送開始後１番
目の転送先アドレスをスタートアドレスとする連続する
アドレスを発生する連続アドレス発生手段である。

【００５９】１２７はアドレス格納レジスタ１１３から
出力する転送先アドレスである。１２８は連続アドレス
発生手段から出力する転送先アドレスである。１２９
は、転送先アドレス１２７と転送先アドレス１２８の２
入力を持ち、２入力のうち何れか一方の入力を出力する
書き込みアドレス入力手段、１３０は書き込みアドレス
入力手段から出力される転送先アドレスである。

【００６０】図７は、第２実施例のデータ送信側の詳細
ブロック図である。以下に説明する構成要素は、第１実
施例と異なる構成要素のみで、それ以外は第１実施例と
同じである。図７において、１２４１はモード信号１２
５を出力する２入力のマルチプレクサ、１２４２はマル
チプレクサ１２４１の一方の入力であり、ＴＴＬレベル
のハイレベルの値が入力される。

【００６１】１２４３はマルチプレクス１２４１の他方
の入力であり、ＴＴＬレベルのローレベルの値が入力さ
れる。モード信号１２５は、マルチプレクス１２４１の
出力信号であり、外部からの指定により入力信号１２４
２と入力信号１２４３のいずれか一方の入力を出力す
る。本実施例では、転送モード指定手段１２４でモード
１を指定した場合は、モード信号１２５は、ＴＴＬレベ
ルのローレベルの値となり、転送データのアドレスが連
続していることを意味する。

【００６２】図８は、図７における転送アドレスが連続
する場合（モード１）のデータ送信側の動作を説明する
タイムチャートである。図８（ａ）〜（ｅ）は、第１実
施例の場合と同様に、メモリ１０１１から１ワード１９
２ビットのデータを読みだすタイムチャートを示す。但
し、本実施例での読出し制御は、第１実施例とは異な
り、最近のＤＲＡＭが有している機能であるページモー
ドアクセスによる読出し制御を行うものとする。このペ
ージモードアクセスでは、図８（ｃ）に示す同一の行ア
ドレス（Ｒアドレス０）に対して、図８（ｃ）に示す連
続する列アドレス（Ｃアドレス０〜Ｃアドレス３）を与
えることで、高速にデータを読み出すことが可能にな
る。

【００６３】図８（ｆ）〜（ｊ）は、第１実施例の場合
と同様に、メモリ１０１１から読出したデータと、転送
先アドレス発生手段１０４が発生した転送先アドレス
を、各々データ転送用レジスタ１０３と転送先アドレス
格納レジスタ１０４４に格納する様子を示すタイムチャ
ートである。図８（ｋ）〜（ｐ）は、第１実施例の場合
と同様に、格納信号１１１を構成する制御信号群、転送
先アドレス、転送データの転送制御のタイムチャートを
示す。図８（ｋ）〜（ｐ）から判るように、第１の実施
例の場合と違い、転送先アドレスは転送開始時に１回転
送し、その後は、データのみを転送する。

【００６４】図９は、データ受信側の詳細ブロック図で
ある。以下第１実施例と異なる構成要素を説明する。図
９において、１２６１は、モード信号１２５がローレベ
ル（モード１）のときに、転送開始時に１回送られて来
る転送先アドレスをスタートアドレスとして連続アドレ
スを発生するカウンタ、１２６２はカウンタ１２６１か
ら出力される連続アドレス、１２６３は連続アドレス１
２６１を一時格納する連続アドレス格納レジスタ、１２
９１は、アドレス格納レジスタ１１３から入力される転
送先アドレス１２７と連続アドレス発生手段１２６から
入力される連続アドレス１２８の２入力を持ち、モード
信号１２５がローレベル（モード１）のとき、連続アド
レス１２８を出力するマルチプレクサである。

【００６５】図１０は、図９におけるデータ受信側の動
作を説明するタイムチャートである。図１０（ａ）〜
（ｆ）は、（図８）の（ｋ）〜（ｐ）で述べた送信側か
ら転送先アドレス、転送データ、格納制御信号が転送さ
れてくる様子を示す。図１０（ｇ）は連続アドレス発生
手段１２６が発生する連続アドレス１２８のタイムチャ
ートを示す。連続アドレス発生手段１２６は、転送開始
時に送信側から送られてくる図１０（ｅ）に示す転送先
アドレスを、カウンタ１２６１のロードアドレスとし、
以降ロードアドレスをスタートアドレスとする連続アド
レス１２８を発生する。この連続アドレス１２８は、先
に述べたモード１のときには、外部転送先に入力される
転送先アドレス１３０となる。このアドレス入力の様子
を図１０（ｐ）に示す。図１０（ｐ）から判るように、
外部転送先に入力されるアドレスは、書き込み開始時の
み行アドレス（Ｒ─アドレス０）を入力し、それ以降は
列アドレス（Ｃ─アドレス０、Ｃ─アドレス１、・・）
だけを入力する。ここでの外部転送先への書き込み制御
は、先の転送元での読出制御で用いたページモードによ
る書き込み制御を行っている。

【００６６】その他の図１０のタイムチャートで示す信
号動作は、第１実施例で述べた内容と同様である。以上
述べた動作により、１ワード１９２ビットのデータ転送
が完了する。この第２実施例の転送制御は、先に述べた
第１実施例の場合と比べて、転送先アドレスが連続する
データを転送する場合（モード１）は、１ワード１９２
ビットのデータを転送するサイクルは１００ｎｓと高速
化できる。

【００６７】（実施例３）図１１は、本発明の第３実施
例における全体のブロック図である。第３実施例では、
第１実施例の構成に加えて、下記を追加した構成になっ
ている。図１１において、１３１は、転送する１ワード
１９２ビットのデータが１画素ＲＧＢ各８ビット計２４
ビットの８画素分の画像データであるとき、画素単位に
書き込みの有無を指定しする画素指定信号を出力する書
き込み画素指定手段、１３２は書き込み画素指定手段１
３１の出力につなげた画素指定信号線、１３３は画素指
定信号線１３２に出力される画素指定信号の格納タイミ
ングを示す画素指定格納信号を出力する画素指定格納信
号発生手段、１３４は画素指定格納信号発生手段の出力
につなげた画素指定格納信号線、１３５は、画素指定信
号線１３２を介して入力される画素指定信号を一時格納
する画素指定信号格納レジスタ、１３６は、画素指定格
納信号線１３４を介して入力される画素指定格納信号を
用いて、画素指定信号格納レジスタ１３５の格納制御を
行う画素指定信号格納制御手段、１３７は画素指定信号
格納レジスタ１３５の格納制御を行う格納制御信号、１
３８は画素指定格納レジスタ１３５から出力する画素指
定信号、１３９は、画素指定信号格納レジスタ１３５に
格納した画素指定信号の出力を制御する画素指定信号出
力制御信号、１４０は、データ書き込み手段１１８から
出力する１ワード１９２ビット単位の書き込み制御信
号、１４１は、データ格納レジスタ１１２に格納された
１ワード１９２ビットの画像データを、画素指定信号１
３８を用いて、画素（２４ビット）単位で書き込み制御
する画素単位書き込み制御手段、１４２は画素単位書き
込み制御手段１４１から出力される画素単位書き込み制
御信号である。

【００６８】図１２は第３実施例における送信側の動作
を示すタイムチャートである。図１２（ａ）〜（ｆ）
は、送信側の動作を示し、第１実施例における図３
（ｋ）〜（ｐ）に対応している。転送動作は、まず書き
込み画素指定手段１３１で１ワード１９２ビット中の画
素（２４ビット）単位の書き込み画素を指定する。本実
施例では、書き込み画素指定手段１３１は、１ワード１
９２ビットの８画素分の画像データに対応する８ビット
の画素指定信号を、画素指定信号線１３２を介して出力
する。８ビット画素指定信号は各ビットの論理値が”
１”であれば、そのビットに対応する画素は書き込ま
れ、論理値が”０”であれば、そのビットに対応する画
素は書き込まない。図１２（ｈ）は、画素指定信号（Ｂ
ＩＴ０〜７）を転送するタイムチャートを示す。この画
素指定信号は、図１２（ｈ）から判るように、本実施例
では、第１実施例のアドレスサイクル時に転送される。
また図１２（ｇ）は、画素指定信号を格納するタイミン
グを受信側に示す画素指定格納信号（＊ＢＩＴＥＮＢ）
のタイムチャートを示す。この信号（＊ＢＩＴＥＮＢ）
は、ローレベルのときに、画素指定信号（ＢＩＴ０〜
７）が確定していることを意味する。

【００６９】図１３は、第３実施例におけるデータ受信
側の詳細ブロック図である。第３実施例では、第１実施
例に加えて、下記を追加した構成となっている。図１３
において、１３５１は、画素指定信号格納レジスタ１３
５を構成する画素指定信号格納ラッチ回路、１３６１
は、画素指定格納信号線１３４を介して入力される画素
指定格納信号とクロック信号１１１１の各々のインバー
ト信号の論理積を出力するＡＮＤ回路である。このＡＮ
Ｄ回路１３６１の出力は、画素指定信号格納ラッチ回路
１３５１のラッチクロックである。

【００７０】１４０１は、８ビットの画素指定信号１３
８と、データ書き込み手段１１８から出力される＊ＷＥ
信号とを各ビット毎に論理積をとるＮＡＮＤ回路であ
る。このＮＡＮＤ回路１４０１の出力は、画素指定信号
（ＢＩＴ０〜７）で論理”０”となっている画素につい
て、書込を禁止することになる。図１４は、図１３にお
けるデータ受信側の動作を示すタイムチャートである。

【００７１】図１４（ａ）〜（ｈ）は、図１２の説明で
述べたデータ送信側から転送する転送先アドレス、デー
タ、画素指定信号のタイムチャートを示す。図１４
（ｈ）に示す画素指定信号（ＢＩＴ０〜７）は、画素指
定信号格納ラッチ回路１３５１に入力されると、図１４
の（ｉ）に示すラッチクロック１３７（ＬＴ−Ｂ）によ
って、画素指定信号格納ラッチ回路１３５１に一時格納
される。図１４（ｊ）に、画素指定信号格納ラッチ回路
１３５１に一時格納された画素指定信号（ラッチＢＩ
Ｔ）を示す。

【００７２】図１４（ｋ）〜（ｍ）は、第１実施例で述
べたデータ書き込み手段１１８から出力する＊ＲＡＳ、
＊ＣＡＳ信号と、アドレス格納レジスタで一時格納した
転送先アドレスである。図１４（ｎ）はメモリへの＊Ｗ
Ｅ信号で、本実施例の場合１画素２４ビット毎に＊ＷＥ
信号が独立して８本存在するものとする。画素単位書き
込み制御手段１４１では、画素指定信号格納レジスタ１
３５で格納した１画素２４ビット毎の画素指定信号（Ｂ
ＩＴ０〜７）のそれぞれと、データ書き込み手段１１８
から出力される＊ＷＥ信号のＮＡＮＤをとる。これによ
り、画素指定信号で書き込み指定した場合（ＴＴＬレベ
ルのハイレベル）には、ＮＡＮＤ回路１４０１の出力は
アクティブローとなり、それに対応する画素は書き込ま
れる。反対に、画素指定信号で書き込み無効を指定した
場合（ＴＴＬレベルのローレベル）は、ＮＡＮＤ回路１
４０１の出力はインアクティブハイとなり、それに対応
する画素は書き込まれない。これにより１ワード８画素
内の任意位置の画素について、書き込み有無が制御可能
となる。

【００７３】（実施例４）図１５は、本発明の第４実施
例における全体のブロック図である。第４実施例では、
第１実施例の構成に加えて、下記の手段を追加した構成
になっている。１４３は、格納信号発生手段１１０が発
生する格納信号１１１を変更する格納信号変更手段、１
４４は転送先アドレス発生手段１０４が発生する転送先
アドレス信号、１４５は格納信号発生手段の発生する格
納制御信号１１１を構成する同期クロック信号１１１１
を変更するクロック制御信号である。

【００７４】第１実施例から第３実施例で述べてきた通
り、本発明のデータ転送は格納制御信号１１１を構成す
る同期クロック信号１１１１に同期した転送になってい
る。また一般的に転送先がＤＲＡＭとＳＲＡＭとではア
クセス速度が大きく違い、現状のＳＲＡＭのアクセス時
間は最小１５ｎｓまで存在するのに対して、ＤＲＡＭで
はせいぜい６０ｎｓが最小アクセス時間である。そこ
で、ここで述べる第４実施例では、外部転送先に応じて
格納制御信号１１１を構成するクロック信号１１１１の
クロック周波数を変更し、外部転送先に応じて最高速の
データ転送を実現する実施例について述べる。

【００７５】図１６は、第４実施例を詳細に説明する説
明図である。図１６において、１４３１は、外部転送先
のアドレスマップを記憶するメモリマップで、本実施例
では外部転送先でＤＲＡＭメモリのアドレスが０番地か
ら１０００番地であり、ＳＲＡＭメモリのアドレスが１
００１番地から２０００番地にマッピングされている場
合とする。

【００７６】１４３２は、メモリ１４３１に記憶したＤ
ＲＡＭメモリの最終アドレスである１０００番地を出力
するアドレス信号、１４３３は、１０００番地を示すア
ドレス信号１４３２と転送先アドレス発生手段１０４が
発生する転送先アドレス１４４の２入力を比較し、転送
先アドレス１４４が１０００番地以下ならばＴＴＬレベ
ルのローレベル信号を出力し、転送先アドレス１４４が
１００１番地以上ならば、ＴＴＬレベルのハイレベル信
号を出力する比較器、１４５は比較器１４３３から出力
されるクロック制御信号、１１０５は、転送先がＤＲＡ
Ｍメモリのときに適した転送クロックを発生するＤＲＡ
Ｍ用クロック発生部、１１０６は、転送先がＳＲＡＭメ
モリのときに適した転送クロックを発生するＳＲＡＭ用
クロック発生部、１１０７、１１０８はそれぞれＤＲＡ
Ｍ用クロック発生部１１０５、ＳＲＡＭ用クロック発生
部１１０６が発生するＤＲＡＭ用転送用クロック信号、
ＳＲＡＭ用転送用クロック信号である。

【００７７】１１０９は、ＤＲＡＭ用転送用クロック信
号１１０７、ＳＲＡＭ用転送用クロック信号１１０８の
２入力から、クロック制御信号１４５に応じて何れか一
方の入力を、他方のクロックとの同期を取って出力する
マルチプレクサである。本実施例ではクロック制御信号
がＴＴＬレベルのローレベルのときは、出力としてＤＲ
ＡＭ用転送用クロック信号１１０７を出力し、ＴＴＬレ
ベルのハイレベルのときは、出力としてＳＲＡＭ用転送
用クロック信号１１０８を出力するものとする。上記構
成により、転送先アドレス発生手段１０４で発生する転
送先アドレスが０番地から１０００番地の時は、ＤＲＡ
Ｍ転送用クロックで転送制御され、転送先アドレスが１
００１番地から２０００番地の時は、ＳＲＡＭ転送用ク
ロックで転送制御される。

【００７８】図１７は、第４実施例と同じように、転送
先に応じて同期クロックを変える実施例である。図１６
では転送先アトレス発生手段１０４が発生する転送先ア
ドレスに応じて動的に同期クロックを変える場合を示し
たが、外部転送先がＤＲＡＭメモリ、ＳＲＡＭメモリを
動的に行き渡ることなく、いずれか一方に固定的な場合
の実施例である。

【００７９】図１７において、１４３４はクロック制御
信号１４５をＴＴＬレベルのハイレベルかローレベルの
何れか一方に固定する設定端子である。このような構成
により、外部転送先がＤＲＡＭメモリだけに固定されて
いるときは設定端子１４３４をＡ側でショートし、外部
転送先がＳＲＡＭメモリだけに固定されているときは設
定端子１４４をＢ側でショートする。これにより先に述
べた実施例のように外部転送先に応じた同期クロックに
よるデータ転送を行うことができる。

【００８０】

【発明の効果】以上説明してきたように本発明によれ
ば、第１メモリ、画像データ専用バス、第２メモリはそ
れぞれデータ幅が１画素のビット数の整数倍になってい
るので、転送データの総ビット数と画像データの総ビッ
ト数とでずれが生じることがなく、画素が途中で切れる
こともなく、転送データとして余分なデータを送らない
ことになる。したがって、従来技術における、余分なビ
ットを捨てる手段又は処理や、画素と画素との切れ目が
どこにあるのかを判定する処理又は画素単位毎に受信側
メモリに格納する手段が必要なく画素データの処理が容
易になるという効果がある。このことは、ビットマップ
方式のウィンドウシステム等の処理を容易にし、また、
任意位置の画素の書き込み有無の制御が可能であること
から、本データ転送装置を用いてウインドウシステム下
での動画表示システムや画像処理システムの開発を促進
できるという効果がある。

【００８１】また、画像データを格納する転送元のメモ
リ及び転送先のメモリのデータ幅が極めて広く、その画
像データを転送するための画像データバスを専用に設け
るシステムであっても、画像データ専用バスのデータ幅
を、転送元メモリ及び転送先メモリのデータ幅を分割し
た幅になっているので、それだけ基板上の信号線パター
ンの実装及び回路部品の実装が容易になる、ないし基板
サイズを大きくしなくてもよいという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例における全体のブロック
図である。

【図２】第１の実施例における送信側のブロック図であ
る。

【図３】第１の実施例における送信側動作のタイムチヤ
ート図である。

【図４】第１の実施例における受信側のブロック図であ
る。

【図５】第１の実施例における受信側動作のタイムチヤ
ート図である。

【図６】本発明の第２の実施例における全体のブロック
図である。

【図７】第２の実施例における送信側のブロック図であ
る。

【図８】第２のの実施例における送信側動作のタイムチ
ヤート図である。

【図９】実施例における受信側のブロック図である。

【図１０】実施例における受信側動作のタイムチヤート
図である。

【図１１】本発明の第３の実施例における全体のブロッ
ク図である。

【図１２】第３の実施例における送信側動作のタイムチ
ヤート図である。

【図１３】第３の実施例における受信側のブロック図で
ある。

【図１４】第３の実施例における受信側動作のタイムチ
ヤート図である。

【図１５】本発明の第４の実施例における全体のブロッ
ク図である。

【図１６】第４の実施例における送信側のブロック図で
ある。

【図１７】第５の実施例における送信側のブロック図で
ある。

【図１８】従来技術におけるデータ転送装置の説明図で
ある。

【符号の説明】 １０１ 外部転送元 １０３ データ転送用レジスタ １０４ 転送先アドレス １０５ 転送制御手段 １０８ データバス １０９ アドレスバス １１０ 格納信号発生手段 １１１ 格納制御信号線 １１２ データ格納レジスタ １１３ アドレス格納レジスタ １１４ 格納制御手段 １１７ 外部転送先 １１８ データ書き込み手段 １２４ 転送モード指定手段 １２６ 連続アドレス発生手段 １２９ 書き込みアドレス入力手段 １３１ 書き込み画素指定手段 １３３ 画素指定格納信号発生手段 １３５ 画素指定信号格納レジスタ １３６ 画素指定信号格納制御手段 １４１ 画素単位書き込み制御手段 １４３ 格納信号変更手段

Claims (9)

【特許請求の範囲】
1. 【請求項１】 画像データを転送するデータ転送装置で
   あって、 １画素分のビット数の整数倍のデータ幅をもつ画像デー
   タ専用バスと、 前記画像データ専用バスのデータ幅の整数倍のデータ幅
   をもつ第１メモリと、 前記画像データ専用バスのデータ幅の整数倍のデータ幅
   をもつ第２メモリと、 前記第１メモリからデータを読み出し、該データを画像
   データ専用バス幅ずつ前記データバスへ送信する制御を
   行う送信制御手段と、 前記データバスへ送信されたデータを順次受信し、前記
   第２メモリへ書き込む制御を行う受信制御手段とを備え
   たことを特徴とするデータ転送装置。
2. 【請求項２】 前記送信制御手段は、 前記第１メモリから読み出したデータと、そのデータを
   前記第２メモリに書き込むべきアドレス信号とをセット
   にして、前記受信制御手段に送出する構成であり、 前記受信制御手段は、 前記送信制御手段からセットになって送られてくるアド
   レス信号によって指定される前記第２メモリのアドレス
   に書き込む構成であることを特徴とする請求項１記載の
   データ転送装置。
3. 【請求項３】 前記送信制御手段は、 前記第１メモリのデータ幅の転送データを一時格納し、
   前記データバスのデータ幅ずつ出力するデータ転送用レ
   ジスタと、 前記データ転送用レジスタに格納した転送データの転送
   先アドレスを発生する転送先アドレス発生手段と、 前記データ転送用レジスタ及び前記転送先アドレス発生
   手段の出力タイミングを制御する転送制御手段と、 前記転送先アドレスと前記転送データを転送先に対して
   格納するタイミングを指示する格納信号及びクロック信
   号を発生する格納信号発生手段とからなり、 前記受信制御手段は、 前記データバスのデータ幅ずつ前記転送データを一時格
   納していき、前記第２メモリのデータ幅で出力するデー
   タ格納レジスタと、 前記転送先アドレスを格納するアドレス格納レジスタ
   と、 前記格納信号及び前記クロック信号に基づいて前記デー
   タ格納レジスタ及び前記アドレス格納レジスタの格納タ
   イミングを制御する格納制御手段と、 前記アドレス格納レジスタに格納する転送先アドレスに
   基づいて、前記データ格納レジスタに格納するデータ
   を、前記第２メモリへ書き込むデータ書込手段とからな
   っていることを特徴とする請求項２記載のデータ転送装
   置。
4. 【請求項４】 前記送信制御手段は、 転送アドレスが連続している場合、 １番目のデータ転送時には、前記第１メモリから読み出
   したデータと、そのデータを前記第２メモリに書き込む
   べきアドレス信号とをセットにして前記受信制御手段に
   送出し、 ２番目以降のデータ転送時には、そのデータを前記第２
   メモリに書き込むべきアドレス信号を送らないでデータ
   だけを送出する構成であり、 前記受信制御手段は、 転送アドレスが連続している場合、 １番目のデータ転送時には、前記送信制御手段からセッ
   トになって送られてくるアドレス信号によって指定され
   る前記第２メモリのアドレスに書き込むと共にそのアド
   レスを記憶しておき、 ２番目以降のデータ転送時には、記憶しておいたアドレ
   スをインクリメントしたアドレスによって指定される前
   記第２メモリのアドレスに書き込む構成であることを特
   徴とする請求項１記載のデータ転送装置。
5. 【請求項５】 前記送信制御手段は、更に転送アドレス
   が連続しているか否かを指定する転送モード指定手段を
   有し、 前記受信制御手段は、更に転送アドレスが連続している
   旨の指定があると、転送先アドレスの１番目をスタート
   アドレスとする連続アドレスを発生する連続アドレス発
   生手段と、 前記連続アドレスを前記第２メモリのアドレスとして指
   定することができる書込アドレス入力手段とを有するこ
   とを特徴とする請求項３又は４記載のデータ転送装置。
6. 【請求項６】 前記送信制御手段は、更に転送データ中
   の任意の画素について書込むか否かを画素単位毎に指定
   する画素指定信号を前記受信制御部に送出する構成であ
   り、 前記受信制御手段は、更に前記画素指定信号に基づき、
   指定された画素のみを前記第２メモリへの書き込むよう
   に制御を行う構成であることを特徴とする請求項２又は
   ４記載のデータ転送装置。
7. 【請求項７】 前記送信制御手段は、 転送データ中の任意の画素について書込むか否かを画素
   単位毎に指定する画素指定信号を発生する書込画素指定
   手段と、 前記書き込み画素指定手段が出力する画素指定信号の格
   納タイミングを示す画素指定格納信号を発生する画素指
   定格納信号発生手段とを有し、 前記受信制御手段は、 前記画素指定信号を格納する画素指定格納レジスタと、 前記画素指定格納信号を用いて前記画素指定格納レジス
   タの格納制御を行う画素指定信号格納制御手段と、 前記画素指定格納レジスタから出力される信号に基づき
   前記第２メモリへの書込を画素単位で制御する画素単位
   書き込み制御手段とを有することを特徴とする請求項６
   記載のデータ転送装置。
8. 【請求項８】 前記格納信号発生手段は、 前記クロック信号を切り換える指示をする格納信号変更
   手段の指示によりクロックを切り換えることを特徴とす
   る請求項３記載のデータ転送装置。
9. 【請求項９】 前記格納信号変更手段は、 前記転送先アドレス発生手段が発生する転送先アドレス
   を比較し、該クロックを切り換えるか否か判定する手段
   を有することを特徴とする請求項８記載のデータ転送装
   置。