JPH05166838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05166838A JPH05166838A JP3330590A JP33059091A JPH05166838A JP H05166838 A JPH05166838 A JP H05166838A JP 3330590 A JP3330590 A JP 3330590A JP 33059091 A JP33059091 A JP 33059091A JP H05166838 A JPH05166838 A JP H05166838A
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- semiconductor layer
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Abstract
(57)【要約】
【構成】 ゲート電極３上のゲート絶縁膜４、ｉ型半導
体層５、ｎ+ 型半導体層６、ソース・ドレイン電極用金
属層７が島状に残るように、ゲート絶縁膜４中に形成し
た酸化シリコン層４ｂをストッパーとしてドライエッチ
ングする。 【効果】 島状の側面部に段差ができたり、島状の周辺
部がオーバーエッチングされることはなく、もって島状
部の上面から側面にかけて形成される透明導電膜の断線
などを解消することができる。また、上記各層を一回の
エッチング工程で行うことができ、エッチング工程や洗
浄工程が簡略化され、塵埃の付着などによる歩留りの低
下が防止できる。
体層５、ｎ+ 型半導体層６、ソース・ドレイン電極用金
属層７が島状に残るように、ゲート絶縁膜４中に形成し
た酸化シリコン層４ｂをストッパーとしてドライエッチ
ングする。 【効果】 島状の側面部に段差ができたり、島状の周辺
部がオーバーエッチングされることはなく、もって島状
部の上面から側面にかけて形成される透明導電膜の断線
などを解消することができる。また、上記各層を一回の
エッチング工程で行うことができ、エッチング工程や洗
浄工程が簡略化され、塵埃の付着などによる歩留りの低
下が防止できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にアクティブマトリックス型液晶表示装置のス
イッチング用トランジスタなどの製造方法に好適な半導
体装置の製造方法に関する。
関し、特にアクティブマトリックス型液晶表示装置のス
イッチング用トランジスタなどの製造方法に好適な半導
体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造方法を図２に基
づいて説明する。まず、同図（ａ）に示すように、ガラ
スなどから成る絶縁基板１１上に、酸化タンタル層など
から成る下地層１２を形成し、この下地層１２上にゲー
ト電極１３を形成し、このゲート電極１３の表面部分１
３ａを陽極酸化する。次に、同図（ｂ）に示すように、
ゲート電極１３上に、酸化タンタル層１４ａおよび窒化
シリコン層１４ｃなどから成るゲート絶縁膜１４、およ
びシランガス（ＳｉＨ4 ）によるプラズマＣＶＤ法で形
成した第一のｉ型半導体層１５ａとアンモニアガス（Ｎ
Ｈ3 ）やメタンガス（ＣＨ4 ）をシランガス（Ｓｉ
Ｈ4 ）に混合させたりジシランガス（Ｓｉ2 Ｈ6 ）を用
いたプラズマＣＶＤ法で形成した第二のｉ型半導体層１
５ｂとから成るｉ型半導体層１５、オーミックコンタク
ト層となるｎ+ 型半導体層１６、およびソース・ドレイ
ン電極用金属層１７を順次積層し、次にこれら各層のう
ちのソース・ドレイン電極用金属層１７、ｎ+ 型半導体
層１６、およびｉ型半導体層１５のゲート電極１２上が
島状に残るようにエッチング除去する。このエッチング
は、各層を各々エッチングすることができるエッチング
液を用いたウエットエッチング法によってエッチングさ
れる。次に、同図（ｃ）に示すように、例えば画素電極
となる透明導電層１８を形成して、ゲート電極１２上の
中央部分と一方側の透明導電層１８、およびゲート電極
１２上の中央部分の金属層１７とｎ+ 型半導体層１６を
エッチング除去する。この段階で、トランジスタのソー
ス電極とドレイン電極が分割される。最後に、同図
（ｄ）に示すように、窒化シリコン層などから成るパシ
ベーション層１９を形成していた。
づいて説明する。まず、同図（ａ）に示すように、ガラ
スなどから成る絶縁基板１１上に、酸化タンタル層など
から成る下地層１２を形成し、この下地層１２上にゲー
ト電極１３を形成し、このゲート電極１３の表面部分１
３ａを陽極酸化する。次に、同図（ｂ）に示すように、
ゲート電極１３上に、酸化タンタル層１４ａおよび窒化
シリコン層１４ｃなどから成るゲート絶縁膜１４、およ
びシランガス（ＳｉＨ4 ）によるプラズマＣＶＤ法で形
成した第一のｉ型半導体層１５ａとアンモニアガス（Ｎ
Ｈ3 ）やメタンガス（ＣＨ4 ）をシランガス（Ｓｉ
Ｈ4 ）に混合させたりジシランガス（Ｓｉ2 Ｈ6 ）を用
いたプラズマＣＶＤ法で形成した第二のｉ型半導体層１
５ｂとから成るｉ型半導体層１５、オーミックコンタク
ト層となるｎ+ 型半導体層１６、およびソース・ドレイ
ン電極用金属層１７を順次積層し、次にこれら各層のう
ちのソース・ドレイン電極用金属層１７、ｎ+ 型半導体
層１６、およびｉ型半導体層１５のゲート電極１２上が
島状に残るようにエッチング除去する。このエッチング
は、各層を各々エッチングすることができるエッチング
液を用いたウエットエッチング法によってエッチングさ
れる。次に、同図（ｃ）に示すように、例えば画素電極
となる透明導電層１８を形成して、ゲート電極１２上の
中央部分と一方側の透明導電層１８、およびゲート電極
１２上の中央部分の金属層１７とｎ+ 型半導体層１６を
エッチング除去する。この段階で、トランジスタのソー
ス電極とドレイン電極が分割される。最後に、同図
（ｄ）に示すように、窒化シリコン層などから成るパシ
ベーション層１９を形成していた。
【０００３】
【発明が解決しようとする問題点】ところが、この従来
の半導体装置の製造方法では、図２（ｂ）に示す工程
で、ソース・ドレイン電極用金属層１７、ｎ+ 型半導体
層１６、およびｉ型半導体層１５の各層を島状にするた
めに、ウエットエッチング法によってエッチングする
が、アンモニアガス（ＮＨ3）、メタンガス（ＣＨ4 ）
あるいはジシランガス（Ｓｉ2 Ｈ6 ）を用いて形成した
第二のｉ型半導体層１５ｂは、シランガス（ＳｉＨ）を
主原料ガスとして用いた第一のｉ型半導体層１５ａより
も、エッチングレートが小さいため、第一のｉ型半導体
層１５ａや第二のｉ型半導体層１５ｂの膜厚や膜質のバ
ラツキに起因して下層に位置する第一のｉ型半導体層１
５ａの側部がエッチングされ、その結果島状部の側面に
段差が形成され、後に被着される透明導電層１８の断線
などが発生するとういう問題があった。
の半導体装置の製造方法では、図２（ｂ）に示す工程
で、ソース・ドレイン電極用金属層１７、ｎ+ 型半導体
層１６、およびｉ型半導体層１５の各層を島状にするた
めに、ウエットエッチング法によってエッチングする
が、アンモニアガス（ＮＨ3）、メタンガス（ＣＨ4 ）
あるいはジシランガス（Ｓｉ2 Ｈ6 ）を用いて形成した
第二のｉ型半導体層１５ｂは、シランガス（ＳｉＨ）を
主原料ガスとして用いた第一のｉ型半導体層１５ａより
も、エッチングレートが小さいため、第一のｉ型半導体
層１５ａや第二のｉ型半導体層１５ｂの膜厚や膜質のバ
ラツキに起因して下層に位置する第一のｉ型半導体層１
５ａの側部がエッチングされ、その結果島状部の側面に
段差が形成され、後に被着される透明導電層１８の断線
などが発生するとういう問題があった。
【０００４】また、第二のｉ型半導体層１５ｂを、メタ
ンガス（ＣＨ4）を用いた層で形成すると、ウエットエ
ッチングそのものが困難となるため、ドライエッチング
を行う必要があるが、ドライエッチングを行うと窒化シ
リコン層１４ｂや酸化タンタル層１４ａなどから成るゲ
ート絶縁膜１４もエッチンッグされてしまう。このこと
から、島状側部に段差が大きくなり、且つサイドエッチ
ングも進ことから、後に被覆される透明導電膜の段切れ
の可能性が大きくなる。また、画そうの成膜時の不均一
さからケミカルドライエッチングでの均一なエッチング
は難しく、エッチングダメージによる表面凹凸は透明導
電膜の凹凸につながり、配向膜のラビングに悪影響を及
ぼす可能性もある。
ンガス（ＣＨ4）を用いた層で形成すると、ウエットエ
ッチングそのものが困難となるため、ドライエッチング
を行う必要があるが、ドライエッチングを行うと窒化シ
リコン層１４ｂや酸化タンタル層１４ａなどから成るゲ
ート絶縁膜１４もエッチンッグされてしまう。このこと
から、島状側部に段差が大きくなり、且つサイドエッチ
ングも進ことから、後に被覆される透明導電膜の段切れ
の可能性が大きくなる。また、画そうの成膜時の不均一
さからケミカルドライエッチングでの均一なエッチング
は難しく、エッチングダメージによる表面凹凸は透明導
電膜の凹凸につながり、配向膜のラビングに悪影響を及
ぼす可能性もある。
【０００５】
【問題点を解決するための手段】本発明に係る半導体装
置の製造方法は、このような従来技術の問題点に鑑みて
成されたものであり、その特徴とするところは、基板上
にゲート電極を形成し、このゲート電極上に酸化シリコ
ン層を含むゲート絶縁膜、ｉ型半導体層、ｎ+ 型非半導
体層、ソース・ドレイン電極用金属層を形成し、前記ゲ
ート電極上のソース・ドレイン電極用金属層、ｎ+ 型半
導体層、およびｉ型半導体層が島状に残るように、前記
酸化シリコン層をストッパー層としてドライエッチング
し、次に透明導電層を形成し、次に前記ゲート電極上の
中央部分の透明導電層、ソース・ドレイン電極用金属
層、およびｎ+ 型半導体層をエッチング除去する工程を
含んで成る点にある。
置の製造方法は、このような従来技術の問題点に鑑みて
成されたものであり、その特徴とするところは、基板上
にゲート電極を形成し、このゲート電極上に酸化シリコ
ン層を含むゲート絶縁膜、ｉ型半導体層、ｎ+ 型非半導
体層、ソース・ドレイン電極用金属層を形成し、前記ゲ
ート電極上のソース・ドレイン電極用金属層、ｎ+ 型半
導体層、およびｉ型半導体層が島状に残るように、前記
酸化シリコン層をストッパー層としてドライエッチング
し、次に透明導電層を形成し、次に前記ゲート電極上の
中央部分の透明導電層、ソース・ドレイン電極用金属
層、およびｎ+ 型半導体層をエッチング除去する工程を
含んで成る点にある。
【０００６】
【作用】上述のように、ソース・ドレイン電極用金属
層、ｎ+ 型半導体層、およびｉ型半導体層が島状に残る
ように、ゲート絶縁膜中に形成した酸化シリコン層をス
トッパー層としてドライエッチングすることから、島状
部の側部の段差などが大きくなることはなく、また島状
部の周辺部のオーバーエッチングも押さえられる。した
がって、後にこの島状部の上面から側面にかけて被着さ
れる透明導電層の断線などが防止される。また、上述の
各層を一回の工程でエッチングすることから、エッチン
グ工程やそれに伴う洗浄工程が簡略化され、半導体装置
が汚染される危険は少なくなる。
層、ｎ+ 型半導体層、およびｉ型半導体層が島状に残る
ように、ゲート絶縁膜中に形成した酸化シリコン層をス
トッパー層としてドライエッチングすることから、島状
部の側部の段差などが大きくなることはなく、また島状
部の周辺部のオーバーエッチングも押さえられる。した
がって、後にこの島状部の上面から側面にかけて被着さ
れる透明導電層の断線などが防止される。また、上述の
各層を一回の工程でエッチングすることから、エッチン
グ工程やそれに伴う洗浄工程が簡略化され、半導体装置
が汚染される危険は少なくなる。
【０００７】
【実施例】以下、本発明を添付図面に基づき詳細に説明
する。図１は、本発明に係る半導体装置の製造方法の一
実施例を示す工程図である。
する。図１は、本発明に係る半導体装置の製造方法の一
実施例を示す工程図である。
【０００８】まず、同図（ａ）に示すように、＃７０５
９基板などから成るガラス基板１上に、酸化タンタル層
（ＴａＯX ）などから成る下地層２をスパッタリング法
やプラズマＣＶＤ法などで厚み２０００Å程度に形成す
る。なお、この下地層２は、無くてもよい。
９基板などから成るガラス基板１上に、酸化タンタル層
（ＴａＯX ）などから成る下地層２をスパッタリング法
やプラズマＣＶＤ法などで厚み２０００Å程度に形成す
る。なお、この下地層２は、無くてもよい。
【０００９】次に、タンタル（Ｔａ）、アルミニウム
（Ａｌ）、あるいはクロム（Ｃｒ）などから成るゲート
電極３をスパッタリング法や真空蒸着法で形成して、パ
ターニングする。なお、このゲート電極３をタンタルで
形成する場合は、表面部分を陽極酸化して酸化タンタル
（ＴａＯX ）層３ａを形成する。
（Ａｌ）、あるいはクロム（Ｃｒ）などから成るゲート
電極３をスパッタリング法や真空蒸着法で形成して、パ
ターニングする。なお、このゲート電極３をタンタルで
形成する場合は、表面部分を陽極酸化して酸化タンタル
（ＴａＯX ）層３ａを形成する。
【００１０】次に、図１（ｂ）に示すように、ゲート絶
縁膜４、ｉ型半導体層５、ｎ+ 型半導体層６、およびソ
ース・ドレイン電極用金属層７を順次形成する。
縁膜４、ｉ型半導体層５、ｎ+ 型半導体層６、およびソ
ース・ドレイン電極用金属層７を順次形成する。
【００１１】前記ゲート絶縁膜４は、保護層としての酸
化タンタル層４ａ、エッチングのストッパー層としての
酸化シリコン層４ｂ、およびゲート絶縁膜としての窒化
シリコン層４ｃで構成され、酸化タンタル層４ａはスパ
ッタリング法などで、また酸化シリコン層４ｂと窒化シ
リコン層４ｃはスッパリング法やプラズマＣＶＤ法など
で、それぞれ厚み１０００〜２０００Å程度に形成され
る。このように保護層に酸化タンタルを用いると、その
耐薬品性によってガラス基板を保護できるとともに、そ
の比誘電率の高さによって上層の窒化シリコン膜の厚み
を薄くできる。またゲート絶縁膜を窒化シリコン層で形
成すると、この上に積層されるｉ型半導体層との相性が
よく、薄膜トランジスタを形成した場合の閾値電圧のシ
フトが押さえられる。
化タンタル層４ａ、エッチングのストッパー層としての
酸化シリコン層４ｂ、およびゲート絶縁膜としての窒化
シリコン層４ｃで構成され、酸化タンタル層４ａはスパ
ッタリング法などで、また酸化シリコン層４ｂと窒化シ
リコン層４ｃはスッパリング法やプラズマＣＶＤ法など
で、それぞれ厚み１０００〜２０００Å程度に形成され
る。このように保護層に酸化タンタルを用いると、その
耐薬品性によってガラス基板を保護できるとともに、そ
の比誘電率の高さによって上層の窒化シリコン膜の厚み
を薄くできる。またゲート絶縁膜を窒化シリコン層で形
成すると、この上に積層されるｉ型半導体層との相性が
よく、薄膜トランジスタを形成した場合の閾値電圧のシ
フトが押さえられる。
【００１２】前記ｉ型半導体層５は、シランガス（Ｓｉ
Ｈ4 ）を用いたプラズマＣＶＤ法で形成した第一のｉ型
半導体層５ａとアンモニアガス（ＮＨ3 ）やメタンガス
（ＣＨ4 ）をシランガス（ＳｉＨ4）に混合させたりジ
シランガス（Ｓｉ2 Ｈ6 ）を用いたプラズマＣＶＤ法で
形成した第二のｉ型半導体層５ｂとから成る。第一のｉ
型半導体層５ａは、トランジスタのチャネル領域とな
り、第二のｉ型半導体層５ｂは、後述するソース・ドレ
インの分割の際のエッチングのストッパー層となる。す
なわち、第二のｉ型半導体層５ｂは、第一のｉ型半導体
層５ａやｎ+ 型半導体層６よりも、エッチングレートが
小さい。この第一のｉ型半導体層５ａと第二のｉ型半導
体層５ｂは、それぞれ厚み１００〜１０００Å程度に形
成される。
Ｈ4 ）を用いたプラズマＣＶＤ法で形成した第一のｉ型
半導体層５ａとアンモニアガス（ＮＨ3 ）やメタンガス
（ＣＨ4 ）をシランガス（ＳｉＨ4）に混合させたりジ
シランガス（Ｓｉ2 Ｈ6 ）を用いたプラズマＣＶＤ法で
形成した第二のｉ型半導体層５ｂとから成る。第一のｉ
型半導体層５ａは、トランジスタのチャネル領域とな
り、第二のｉ型半導体層５ｂは、後述するソース・ドレ
インの分割の際のエッチングのストッパー層となる。す
なわち、第二のｉ型半導体層５ｂは、第一のｉ型半導体
層５ａやｎ+ 型半導体層６よりも、エッチングレートが
小さい。この第一のｉ型半導体層５ａと第二のｉ型半導
体層５ｂは、それぞれ厚み１００〜１０００Å程度に形
成される。
【００１３】前記ｎ+ 型半導体層６は、例えばフォスフ
ィン（ＰＨ3 ）などを高濃度に含有する非晶質半導体層
などで構成され、プラズマＣＶＤ法などで厚み１０００
Å程度に形成される。なお、このフォスフィン（Ｐ
Ｈ3 ）などを高濃度に含有する非晶質半導体層に代え
て、ｎ+ 型微結晶半導体層で構成してもよい。ｎ+ 型微
結晶半導体層は、非晶質半導体層よりも、エッチングレ
ートが大きいことから、ｎ+型微結晶半導体層と非晶質
半導体層との間で、エッチングの選択性を持たせること
ができ、したがって前記ｉ型半導体層５中の第二のｉ型
半導体層５ｂが不要になる。
ィン（ＰＨ3 ）などを高濃度に含有する非晶質半導体層
などで構成され、プラズマＣＶＤ法などで厚み１０００
Å程度に形成される。なお、このフォスフィン（Ｐ
Ｈ3 ）などを高濃度に含有する非晶質半導体層に代え
て、ｎ+ 型微結晶半導体層で構成してもよい。ｎ+ 型微
結晶半導体層は、非晶質半導体層よりも、エッチングレ
ートが大きいことから、ｎ+型微結晶半導体層と非晶質
半導体層との間で、エッチングの選択性を持たせること
ができ、したがって前記ｉ型半導体層５中の第二のｉ型
半導体層５ｂが不要になる。
【００１４】なお、第一のｉ型半導体層５ａ、第二のｉ
型半導体層５ｂ、およびｎ+ 型半導体層６は、それぞれ
プラズマＣＶＤ法で形成できることから、同一装置を用
いてインラインで形成することができる。
型半導体層５ｂ、およびｎ+ 型半導体層６は、それぞれ
プラズマＣＶＤ法で形成できることから、同一装置を用
いてインラインで形成することができる。
【００１５】前記ソース・ドレイン電極用金属層７は、
タンタル（Ｔａ）、アルミニウム（Ａｌ）、あるいはク
ロム（Ｃｒ）などで構成され、スッパリング法や真空蒸
着法などで厚み１０００〜２０００Å程度に形成され
る。
タンタル（Ｔａ）、アルミニウム（Ａｌ）、あるいはク
ロム（Ｃｒ）などで構成され、スッパリング法や真空蒸
着法などで厚み１０００〜２０００Å程度に形成され
る。
【００１６】次に、図１（ｃ）に示すように、ソース・
ドレイン電極用金属層７、ｎ+ 型半導体層６、およびｉ
型半導体層５、ゲート絶縁膜４中の窒化シリコン膜４ｃ
をゲート電極３上が島状に残るようにドライエッチング
する。次に、ホトレジスト膜を剥離して洗浄する。
ドレイン電極用金属層７、ｎ+ 型半導体層６、およびｉ
型半導体層５、ゲート絶縁膜４中の窒化シリコン膜４ｃ
をゲート電極３上が島状に残るようにドライエッチング
する。次に、ホトレジスト膜を剥離して洗浄する。
【００１７】以下、図２（ｃ）（ｄ）に示す工程を経て
半導体装置が完成する。
半導体装置が完成する。
【００１８】
【発明の効果】以上のように、本発明に係る半導体装置
の製造方法によれば、ゲート電極上のゲート絶縁膜、ｉ
型半導体層、ｎ+ 型半導体層、ソース・ドレイン電極用
金属層が島状に残るように、ゲート絶縁膜中に形成した
酸化シリコン層をストッパーとしてドライエッチングす
ることから、島状の側面部に段差ができたり、島状の周
辺部がオーバーエッチングされることはなく、もって島
状部の上面から側面にかけて形成される透明導電膜の断
線などを解消することができる。また、上記各層を一回
のエッチング工程で行うことができ、エッチング工程や
洗浄工程が簡略化され、塵埃の付着などによる歩留りの
低下が防止できる。
の製造方法によれば、ゲート電極上のゲート絶縁膜、ｉ
型半導体層、ｎ+ 型半導体層、ソース・ドレイン電極用
金属層が島状に残るように、ゲート絶縁膜中に形成した
酸化シリコン層をストッパーとしてドライエッチングす
ることから、島状の側面部に段差ができたり、島状の周
辺部がオーバーエッチングされることはなく、もって島
状部の上面から側面にかけて形成される透明導電膜の断
線などを解消することができる。また、上記各層を一回
のエッチング工程で行うことができ、エッチング工程や
洗浄工程が簡略化され、塵埃の付着などによる歩留りの
低下が防止できる。
【図１】（ａ）〜（ｃ）は、本発明に係る半導体装置の
製造方法の一実施例を示す工程図である。
製造方法の一実施例を示す工程図である。
【図２】（ａ）〜（ｄ）は、従来の半導体装置の製造方
法を示す工程図である。
法を示す工程図である。
１、１１・・・基板、３、１３・・・ゲート電極、４、
１４・・・ゲート絶縁膜、４ｂ・・・酸化シリコン層、
５、１５・・・ｉ型半導体層、６、１６・・・ｎ+ 型半
導体層、７、１７・・・ソース・ドレイン電極用金属
層、１８・・・透明導電層。
１４・・・ゲート絶縁膜、４ｂ・・・酸化シリコン層、
５、１５・・・ｉ型半導体層、６、１６・・・ｎ+ 型半
導体層、７、１７・・・ソース・ドレイン電極用金属
層、１８・・・透明導電層。
Claims (1)
- 【請求項１】 基板上にゲート電極を形成し、このゲー
ト電極上に酸化シリコン層を含むゲート絶縁膜、ｉ型半
導体層、ｎ+ 型半導体層、ソース・ドレイン電極用金属
層を形成し、前記ゲート電極上のソース・ドレイン電極
用金属層、ｎ+ 型半導体層、およびｉ型半導体層が島状
に残るように、前記酸化シリコン層をストッパー層とし
てドライエッチングし、次に透明導電層を形成し、次に
前記ゲート電極上の中央部分の透明導電層、ソース・ド
レイン電極用金属層、およびｎ+ 型半導体層をエッチン
グ除去する工程を含んで成る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330590A JPH05166838A (ja) | 1991-12-13 | 1991-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3330590A JPH05166838A (ja) | 1991-12-13 | 1991-12-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166838A true JPH05166838A (ja) | 1993-07-02 |
Family
ID=18234357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3330590A Pending JPH05166838A (ja) | 1991-12-13 | 1991-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119719A (ja) * | 2009-11-06 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
-
1991
- 1991-12-13 JP JP3330590A patent/JPH05166838A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011119719A (ja) * | 2009-11-06 | 2011-06-16 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US8927351B2 (en) | 2009-11-06 | 2015-01-06 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US9384976B2 (en) | 2009-11-06 | 2016-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
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