JPH0514935B2 - - Google Patents
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- Publication number
- JPH0514935B2 JPH0514935B2 JP21577485A JP21577485A JPH0514935B2 JP H0514935 B2 JPH0514935 B2 JP H0514935B2 JP 21577485 A JP21577485 A JP 21577485A JP 21577485 A JP21577485 A JP 21577485A JP H0514935 B2 JPH0514935 B2 JP H0514935B2
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- JP
- Japan
- Prior art keywords
- data
- register
- addition
- adder
- output data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- 230000001186 cumulative effect Effects 0.000 claims description 18
- 238000007792 addition Methods 0.000 description 39
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
Landscapes
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
＜産業上の利用分野＞
この発明は、累積加算器に関し、さらに詳細に
いえば、所定の基準データに対して、所定の増分
データを順次累積的に加算する累積加算器に関す
る。
いえば、所定の基準データに対して、所定の増分
データを順次累積的に加算する累積加算器に関す
る。
＜従来の技術＞
所定の基準データに対して、所定の増分データ
を順次累積的に加算する累積加算器は従来から
種々の用途において使用されている。
を順次累積的に加算する累積加算器は従来から
種々の用途において使用されている。
特にグラフイツク・デイスプレイ装置の直線補
間器においても使用されているが、この用途にお
ける累積加算器は、グラフイツク・デイスプレイ
装置の最大ドツト描画速度に大きな影響を及ぼす
ので、可能な限り高速で加算を行なうことができ
るものであることが好ましい。また、単に処理速
度が高速のデバイスを使用して高速化を達成する
ことも考えられるが、消費電力の増加、およびコ
ストアツプを招くので、実用上は消費電力の増
加、およびコストアツプを可能な限り抑制するこ
とが好ましい。
間器においても使用されているが、この用途にお
ける累積加算器は、グラフイツク・デイスプレイ
装置の最大ドツト描画速度に大きな影響を及ぼす
ので、可能な限り高速で加算を行なうことができ
るものであることが好ましい。また、単に処理速
度が高速のデバイスを使用して高速化を達成する
ことも考えられるが、消費電力の増加、およびコ
ストアツプを招くので、実用上は消費電力の増
加、およびコストアツプを可能な限り抑制するこ
とが好ましい。
このような点を考慮して従来は、第４図に示す
ように、変数レジスタ１１に所定の基準データ
X0を入力し、増分レジスタ１２に所定の増分デ
ータ△Ｘを入力し、変数レジスタ１１からの出力
データ、および増分レジスタ１２からの出力デー
タを加算回路１３に入力して加算データ（X0＋
△Ｘ）を得、さらにこの加算データを変数レジス
タ１１にフイードバツクさせることにより順次加
算結果データ（X0＋△Ｘ），（X0＋２△Ｘ），…
（X0＋ｎ△Ｘ）を得るようにし、さらに変数レジ
スタ１１の内容を外部に出力するようにした累積
加算器が提供されていた（例えばCAD CAM入
門、第29頁から第31頁、山口富士夫著、1982年９
月25日工業調査会発行参照）。
ように、変数レジスタ１１に所定の基準データ
X0を入力し、増分レジスタ１２に所定の増分デ
ータ△Ｘを入力し、変数レジスタ１１からの出力
データ、および増分レジスタ１２からの出力デー
タを加算回路１３に入力して加算データ（X0＋
△Ｘ）を得、さらにこの加算データを変数レジス
タ１１にフイードバツクさせることにより順次加
算結果データ（X0＋△Ｘ），（X0＋２△Ｘ），…
（X0＋ｎ△Ｘ）を得るようにし、さらに変数レジ
スタ１１の内容を外部に出力するようにした累積
加算器が提供されていた（例えばCAD CAM入
門、第29頁から第31頁、山口富士夫著、1982年９
月25日工業調査会発行参照）。
＜発明が解決しようとする問題点＞
上記の構成の累積加算器は、第３図に示すよう
に、加算回路１３による加算を行なつて、変数レ
ジスタ１１にフイードバツクすることにより、増
分データ△Ｘを１回分加算した加算結果データを
外部に出力することができるのであるから、多数
回の累積加算を行なう場合には、累積加算の回数
に相当する加算回路１３による加算動作、加算結
果データを変数レジスタ１１にフイードバツクす
る動作が必要であり、累積加算動作の十分な高速
化を達成することができないという問題がある。
に、加算回路１３による加算を行なつて、変数レ
ジスタ１１にフイードバツクすることにより、増
分データ△Ｘを１回分加算した加算結果データを
外部に出力することができるのであるから、多数
回の累積加算を行なう場合には、累積加算の回数
に相当する加算回路１３による加算動作、加算結
果データを変数レジスタ１１にフイードバツクす
る動作が必要であり、累積加算動作の十分な高速
化を達成することができないという問題がある。
＜発明の目的＞
この発明は上記の問題点に鑑みてなされたもの
であり、増分データを加算した加算結果データ
と、増分データの２倍を加算した加算結果データ
とを同時に得ることにより、累積加算動作を高速
化することができる累積加算器を提供することを
目的としている。
であり、増分データを加算した加算結果データ
と、増分データの２倍を加算した加算結果データ
とを同時に得ることにより、累積加算動作を高速
化することができる累積加算器を提供することを
目的としている。
＜問題点を解決するための手段＞
上記の目的を達成するための、この発明の累積
加算器、被加算データが入力される変数レジスタ
と、増分データが入力される増分レジスタと、変
数レジスタからの出力データ、および増分レジス
タからの出力データがそのまま入力される第１の
加算回路と、変数レジスタからの出力データ、お
よび増分レジスタからの出力データを１ビツト分
シフトアツプさせたデータが入力される第２の加
算回路と、変数レジスタからの出力データ、およ
び第１の加算回路からの出力データを選択的に出
力する選択回路とを有し、第２の加算回路からの
出力データを変数レジスタにフイードバツクさせ
るものである。
加算器、被加算データが入力される変数レジスタ
と、増分データが入力される増分レジスタと、変
数レジスタからの出力データ、および増分レジス
タからの出力データがそのまま入力される第１の
加算回路と、変数レジスタからの出力データ、お
よび増分レジスタからの出力データを１ビツト分
シフトアツプさせたデータが入力される第２の加
算回路と、変数レジスタからの出力データ、およ
び第１の加算回路からの出力データを選択的に出
力する選択回路とを有し、第２の加算回路からの
出力データを変数レジスタにフイードバツクさせ
るものである。
＜作用＞
上記の構成であれば、変数レジスタに被加算デ
ータX0が入力され、増分レジスタに増分データ
△Ｘが入力され、両データをそのまま第１の加算
回路に入力することにより、一回だけ増分データ
△Ｘを加算した結果（X0＋△Ｘ）を得、被加算
データをそのまま第２の加算回路に入力するとと
もに、増分データ△Ｘを１ビツトシフトアツプし
たデータ２△Ｘを第２の加算回路に入力すること
により１回だけ上記シフトアツプしたデータ２△
Ｘを加算した結果（X0＋２△Ｘ）を得、選択回
路により、先ず第１の加算回路からの出力データ
を外部に取出し、次いで第２の加算回路からの出
力データがフイードバツクされることにより更新
された変数レジスタの内容を外部に取出し、その
後は、更新された被加算データ（X0＋２△Ｘ）
に基いて、再び上記の動作を行なつて、順次加算
結果データ（X0＋３△Ｘ），（X0＋４△Ｘ）を
得、以下、同様にして順次奇数番目の累積加算結
果、および偶数番目の累積加算結果を外部に出力
することができる。
ータX0が入力され、増分レジスタに増分データ
△Ｘが入力され、両データをそのまま第１の加算
回路に入力することにより、一回だけ増分データ
△Ｘを加算した結果（X0＋△Ｘ）を得、被加算
データをそのまま第２の加算回路に入力するとと
もに、増分データ△Ｘを１ビツトシフトアツプし
たデータ２△Ｘを第２の加算回路に入力すること
により１回だけ上記シフトアツプしたデータ２△
Ｘを加算した結果（X0＋２△Ｘ）を得、選択回
路により、先ず第１の加算回路からの出力データ
を外部に取出し、次いで第２の加算回路からの出
力データがフイードバツクされることにより更新
された変数レジスタの内容を外部に取出し、その
後は、更新された被加算データ（X0＋２△Ｘ）
に基いて、再び上記の動作を行なつて、順次加算
結果データ（X0＋３△Ｘ），（X0＋４△Ｘ）を
得、以下、同様にして順次奇数番目の累積加算結
果、および偶数番目の累積加算結果を外部に出力
することができる。
＜実施例＞
以下、実施例を示す添付図面によつて詳細に説
明する。
明する。
第１図は、この発明の累積加算器の一実施例を
示すブロツク図であり、所定の基準データX0が
当初入力される変数レジスタ１と、所定の増分デ
ータ△Ｘが入力される増分レジスタ２と、上記変
数レジスタ１からの出力データ、および増分レジ
スタ２からの出力データがそのまま入力される第
１の加算回路３と、上記変数レジスタ１からの出
力データがそのまま入力されるとともに、増分レ
ジスタ２からの出力データが１ビツトシフトアツ
プされた状態で入力される第２の加算回路４と、
上記第１の加算回路３からの出力データをホール
ドするデータ・ホールド・レジスタ５と、上記変
数レジスタ１からの出力データ、およびデータ・
ホールド・レジスタ５のホールド・データを選択
的に外部に出力する選択回路６とを有している。
そして、上記第２の加算回路４からの出力データ
を変数レジスタ１にフイードバツクさせている。
示すブロツク図であり、所定の基準データX0が
当初入力される変数レジスタ１と、所定の増分デ
ータ△Ｘが入力される増分レジスタ２と、上記変
数レジスタ１からの出力データ、および増分レジ
スタ２からの出力データがそのまま入力される第
１の加算回路３と、上記変数レジスタ１からの出
力データがそのまま入力されるとともに、増分レ
ジスタ２からの出力データが１ビツトシフトアツ
プされた状態で入力される第２の加算回路４と、
上記第１の加算回路３からの出力データをホール
ドするデータ・ホールド・レジスタ５と、上記変
数レジスタ１からの出力データ、およびデータ・
ホールド・レジスタ５のホールド・データを選択
的に外部に出力する選択回路６とを有している。
そして、上記第２の加算回路４からの出力データ
を変数レジスタ１にフイードバツクさせている。
以上の構成の累積加算器であれば、先ず、第１
の加算回路３により所定の基準データX0と増分
データ△Ｘとを加算して第１の加算結果（X0＋
△Ｘ）を得るとともに、第２の加算回路４により
所定の基準データX0と増分データ△Ｘを１ビツ
トシフトアツプさせたデータ２△Ｘとを加算して
第２の加算結果（X0＋２△Ｘ）を得る。さらに
詳細に説明すると、上記両加算回路３，４による
加算動作においては、増分データ、増分データを
１ビツトシフトアツプしたデータがほぼ同時に入
力されるので、全体としてほぼ同時に加算結果が
得られることになり、第２図に示すように、従来
２回の加算動作を行なうことにより始めて得られ
ていた加算結果（X0＋△Ｘ），（X0＋２△Ｘ）を
１回の加算動作遂行のための所要時間のみで得る
ことができる。
の加算回路３により所定の基準データX0と増分
データ△Ｘとを加算して第１の加算結果（X0＋
△Ｘ）を得るとともに、第２の加算回路４により
所定の基準データX0と増分データ△Ｘを１ビツ
トシフトアツプさせたデータ２△Ｘとを加算して
第２の加算結果（X0＋２△Ｘ）を得る。さらに
詳細に説明すると、上記両加算回路３，４による
加算動作においては、増分データ、増分データを
１ビツトシフトアツプしたデータがほぼ同時に入
力されるので、全体としてほぼ同時に加算結果が
得られることになり、第２図に示すように、従来
２回の加算動作を行なうことにより始めて得られ
ていた加算結果（X0＋△Ｘ），（X0＋２△Ｘ）を
１回の加算動作遂行のための所要時間のみで得る
ことができる。
そして、上記加算結果（X0＋△Ｘ）をデー
タ・ホールド・レジスタ５により所定時間（選択
回路６により外部に出力されるまでの時間）だけ
ホールドし、上記加算結果（X0＋２△Ｘ）を変
数レジスタ１にフイードバツクすることにより、
変数レジスタ１から加算結果（X0＋２△Ｘ）を
出力するので、選択回路６により上記両加算結果
（X0＋△Ｘ），（X0＋２△Ｘ）をこの順序で外部
に出力することができる。
タ・ホールド・レジスタ５により所定時間（選択
回路６により外部に出力されるまでの時間）だけ
ホールドし、上記加算結果（X0＋２△Ｘ）を変
数レジスタ１にフイードバツクすることにより、
変数レジスタ１から加算結果（X0＋２△Ｘ）を
出力するので、選択回路６により上記両加算結果
（X0＋△Ｘ），（X0＋２△Ｘ）をこの順序で外部
に出力することができる。
その後は、変数レジスタ１の内容が、（X0＋２
△Ｘ）になつているのであるから、上記と同様の
動作を行なうことにより、第３番目の加算結果
（X0＋３△Ｘ）、および第４番目の加算結果（X0
＋４△Ｘ）をこの順序で外部に出力することがで
きる。
△Ｘ）になつているのであるから、上記と同様の
動作を行なうことにより、第３番目の加算結果
（X0＋３△Ｘ）、および第４番目の加算結果（X0
＋４△Ｘ）をこの順序で外部に出力することがで
きる。
以下、同様にして順次奇数番目の加算結果
｛X0＋（2n−１）△Ｘ｝と、偶数番目の加算結果
（X0＋2n△Ｘ）とをこの順序で外部に出力するこ
とができる。
｛X0＋（2n−１）△Ｘ｝と、偶数番目の加算結果
（X0＋2n△Ｘ）とをこの順序で外部に出力するこ
とができる。
したがつて、グラフイツク・デイスプレイ装置
の直線補間器に上記の構成の累積加算器を使用す
れば、２つの頂点座標値が与えられることによ
り、所定の基準データX0、および増分データ△
Ｘが得られるので、この両データに基づいて上記
両頂点の間の点の座標値を順次算出し、この算出
速度を、上記したように高速化することができる
ので、全体としての描画速度を高速化することが
できる。但し、従来の累積加算器と比較して構成
が複雑化することになるが、LSI化すれば、多少
の構成の複雑化は特に問題とはならず、上記した
加算速度の高速化による利点の方が大きい。
の直線補間器に上記の構成の累積加算器を使用す
れば、２つの頂点座標値が与えられることによ
り、所定の基準データX0、および増分データ△
Ｘが得られるので、この両データに基づいて上記
両頂点の間の点の座標値を順次算出し、この算出
速度を、上記したように高速化することができる
ので、全体としての描画速度を高速化することが
できる。但し、従来の累積加算器と比較して構成
が複雑化することになるが、LSI化すれば、多少
の構成の複雑化は特に問題とはならず、上記した
加算速度の高速化による利点の方が大きい。
また、上記変数レジスタ１、増分レジスタ２は
整数部分のみではなく、小数部分をも含むデータ
が入力されるものであるから、例えば固定小数点
形式であれば、ａビツトの整数部とｂビツトの小
数部とで構成されることになり、第１の加算回路
３、および第２の加算回路４も上記のように整数
部と小数部とを有することが要求されるのが通常
であるが、上記第１の加算回路３においては、加
算結果｛X0＋（2n−１）△Ｘ｝を出力するのみで
あるから、グラフイツク・デイスプレイ装置用で
あれば、整数部分のみの加算結果を出力するもの
を使用することができ、従来の累積加算器と比較
して、構成の複雑化を必要最小限に抑制すること
ができる。
整数部分のみではなく、小数部分をも含むデータ
が入力されるものであるから、例えば固定小数点
形式であれば、ａビツトの整数部とｂビツトの小
数部とで構成されることになり、第１の加算回路
３、および第２の加算回路４も上記のように整数
部と小数部とを有することが要求されるのが通常
であるが、上記第１の加算回路３においては、加
算結果｛X0＋（2n−１）△Ｘ｝を出力するのみで
あるから、グラフイツク・デイスプレイ装置用で
あれば、整数部分のみの加算結果を出力するもの
を使用することができ、従来の累積加算器と比較
して、構成の複雑化を必要最小限に抑制すること
ができる。
＜発明の効果＞
以上のようにこの発明は、奇数番目の加算結果
と偶数番目の加算結果とを同時に得ることができ
るので、同一の増分データを順次加算して多数の
累積加算結果を得る場合の加算速度を、従来の累
積加算器の２倍の速度に高速化することができる
という特有の効果を奏する。
と偶数番目の加算結果とを同時に得ることができ
るので、同一の増分データを順次加算して多数の
累積加算結果を得る場合の加算速度を、従来の累
積加算器の２倍の速度に高速化することができる
という特有の効果を奏する。
第１図はこの発明の累積加算器の一実施例を示
すブロツク図、第２図は累積加算動作を説明する
タイムチヤート、第３図は従来の累積加算器によ
る累積加算動作を説明するタイムチヤート、第４
図は従来の累積加算器を示すブロツク図。 １……変数レジスタ、２……増分レジスタ、３
……第１の加算回路、４……第２の加算回路、６
……選択回路。
すブロツク図、第２図は累積加算動作を説明する
タイムチヤート、第３図は従来の累積加算器によ
る累積加算動作を説明するタイムチヤート、第４
図は従来の累積加算器を示すブロツク図。 １……変数レジスタ、２……増分レジスタ、３
……第１の加算回路、４……第２の加算回路、６
……選択回路。
Claims (1)
- １ 被加算データが入力される変数レジスタと、
増分データが入力される増分レジスタと、変数レ
ジスタからの出力データ、および増分レジスタか
らの出力データがそのまま入力される第１の加算
回路と、変数レジスタからの出力データ、および
増分レジスタからの出力データを１ビツト分シフ
トアツプさせたデータが入力される第２の加算回
路と、変数レジスタからの出力データ、および第
１の加算回路からの出力データを選択的に出力す
る選択回路とを有し、第２の加算回路からの出力
データを変数レジスタにフイードバツクさせてい
ることを特徴とする累積加算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21577485A JPS6274148A (ja) | 1985-09-27 | 1985-09-27 | 累積加算器 |
| US06/911,551 US4791582A (en) | 1985-09-27 | 1986-09-25 | Polygon-filling apparatus used in a scanning display unit and method of filling the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21577485A JPS6274148A (ja) | 1985-09-27 | 1985-09-27 | 累積加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6274148A JPS6274148A (ja) | 1987-04-04 |
| JPH0514935B2 true JPH0514935B2 (ja) | 1993-02-26 |
Family
ID=16678004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21577485A Granted JPS6274148A (ja) | 1985-09-27 | 1985-09-27 | 累積加算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6274148A (ja) |
-
1985
- 1985-09-27 JP JP21577485A patent/JPS6274148A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6274148A (ja) | 1987-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |