JPH05142299A - シフト制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 シフトパスの試験で異常が検出されたときに
故障箇所の特定を容易に行えるようにする。 【構成】 ＬＳＩ１の選択回路１６はエラーレジスタ１
３の出力信号の論理和をとる論理和回路１５からの出力
信号とシフトアウト側レジスタ１４の出力信号とのうち
一方を診断制御ＬＳＩ４からのシフトモード信号402 に
応じて選択する。選択回路１６はシフト動作時にシフト
アウト側レジスタ１４の出力信号を選択し、ＬＳＩ代表
エラー信号として診断制御ＬＳＩ４に出力する。診断制
御ＬＳＩ４のエラー代表レジスタ４２は各ＬＳＩ１〜３
からのＬＳＩ代表エラー信号を格納する。診断制御回路
４１はシフト動作時にエラー代表レジスタ４２の出力信
号を基に各ＬＳＩ１〜３のシフトパスの故障の有無を判
断する。

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明はシフト制御回路に関し、特に１本
のシフトパスで接続された各ＬＳＩ（大規模集積回路）
のシフト制御を行うシフト制御回路に関する。

【０００２】

【従来技術】従来、この種のシフト制御回路において
は、図４に示すように、診断制御ＬＳＩ８を中心にして
ＬＳＩ５〜７を直列に接続して１本のシフトパスを形成
している。

【０００３】各ＬＳＩ５〜７内のシフトパスに接続され
たレジスタが正常であるかどうかを試験するには、まず
診断制御ＬＳＩ８からシフトパスに対して“０”のデー
タを出力し、ＬＳＩ５〜７内のレジスタのビット数分の
クロックを供給するよう制御する。各ＬＳＩ５〜７内の
レジスタがすべて正常であれば、ＬＳＩ７のシフトパス
出力から“０”のデータが出力される。

【０００４】次に、診断制御ＬＳＩ８からシフトパスに
対して“１”のデータを出力し、ＬＳＩ５〜７内のレジ
スタのビット数分のクロックを供給するよう制御する。
各ＬＳＩ５〜７内のレジスタがすべて正常であれば、Ｌ
ＳＩ７のシフトパス出力から“１”のデータが出力され
る。

【０００５】上述したように、“０”のデータおよび
“１”のデータのどちらをシフトパスに入力してもＬＳ
Ｉ７から正しいデータが出力されれば、ＬＳＩ５〜７を
接続してなるシフトパスは正常であると判断される。こ
れに対して、“０”のデータをシフトパスに入力したと
きにＬＳＩ７から“１”のデータが出力される“１”固
定、あるいは“１”のデータをシフトパスに入力したと
きにＬＳＩ７から“０”のデータが出力される“０”固
定のように入出力の関係が一致していない場合には、Ｌ
ＳＩ５〜７のうちいずれかのシフトパスが異常であると
判断される。

【０００６】このような従来のシフト制御回路では、シ
フトパスの正常性を試験する際に診断制御ＬＳＩ８がＬ
ＳＩ７のシフトパス出力だけを見て正常か異常かを判断
しているので、シフトパスの異常が検出されてもＬＳＩ
５〜７のうちどのＬＳＩが異常なのかを判断することが
できず、故障ＬＳＩの特定に時間がかかるという問題が
ある。

【０００７】

【発明の目的】本発明は上記のような従来のものの問題
点を除去すべくなされたもので、シフトパスの試験で異
常が検出されたときに故障箇所の特定を容易に行うこと
ができるシフト制御回路の提供を目的とする。

【０００８】

【発明の構成】本発明によるシフト制御回路は、各々回
路内のハードウェアエラーを保持するエラーレジスタを
含む複数の集積回路内のレジスタを縦属接続して構成さ
れたシフトパスを制御するシフト制御回路であって、前
記エラーレジスタからのエラー信号と前記シフトパス内
の特定レジスタからの信号とのうち一方を外部信号に応
じて選択して診断回路に出力する選択手段を前記複数の
集積回路各々に設けたことを特徴とする。

【０００９】本発明による他のシフト制御回路は、各々
回路内のハードウェアエラーを保持するエラーレジスタ
を含む複数の集積回路内のレジスタを縦属接続して構成
されたシフトパスを制御するシフト制御回路であって、
前段の回路からのシフトデータを保持するレジスタの出
力と後段の回路へのシフトデータを保持するレジスタの
出力との演算を行う演算手段と、前記エラーレジスタか
らのエラー信号と前記演算手段の演算結果とのうち一方
を外部信号に応じて選択して診断回路に出力する選択手
段とを前記複数の集積回路各々に設けたことを特徴とす
る。

【００１０】本発明による別のシフト制御回路は、各々
回路内のハードウェアエラーを保持するエラーレジスタ
を含む複数の集積回路内のレジスタを縦属接続して構成
されたシフトパスを制御するシフト制御回路であって、
前段の回路からのシフトデータを保持するレジスタの出
力と後段の回路へのシフトデータを保持するレジスタの
出力とのうち一方を外部信号に応じて選択する第１の選
択手段と、前記エラーレジスタからのエラー信号と前記
第１の選択手段で選択された信号とのうち一方を外部信
号に応じて選択して診断回路に出力する第２の選択手段
とを前記複数の集積回路各々に設けたことを特徴とす
る。

【００１１】

【実施例】次に、本発明について図面を参照して説明す
る。

【００１２】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、本発明の一実施例では診断
制御ＬＳＩ４を中心にしてＬＳＩ１〜３を直列に接続し
て１本のシフトパスを形成している。

【００１３】ＬＳＩ１内にはシフトパスに接続されるシ
フトパスレジスタ１１があり、このシフトパスレジスタ
１１内にはシフトイン側レジスタ１２と、回路内のハー
ドウェアエラー報告を保持するエラーレジスタ１３と、
シフトアウト側レジスタ１４とが含まれている。

【００１４】また、ＬＳＩ１内にはエラーレジスタ１３
の複数ビットのエラーレジスタ出力信号131 の論理和を
とる論理和回路１５と、シフトアウト側レジスタ１４の
出力信号141 と論理和回路１５のエラー信号151 とのう
ち一方を診断制御ＬＳＩ４からのシフトモード信号402
に応じて選択し、ＬＳＩ代表エラー信号102 として出力
する選択回路１６とが設けられている。尚、図示してい
ないが、ＬＳＩ２，３の構成もＬＳＩ１と同様の構成と
なっている。

【００１５】診断制御ＬＳＩ４内にはシフトモード信号
402 によって各ＬＳＩ１〜３のシフト動作を制御する診
断制御回路４１と、各ＬＳＩ１〜３からのＬＳＩ代表エ
ラー信号102 ，202 ，302 を格納するエラー代表レジス
タ４２とが設けられている。尚、診断制御回路４１は各
ＬＳＩ１〜３にシフト動作を行わせるとき、エラー代表
レジスタ４２からの出力信号421 を基に各ＬＳＩ１〜３
のシフトパスの故障の有無を判断する。

【００１６】次に、図１を用いて本発明の一実施例の動
作について説明する。まず、通常動作時には診断制御Ｌ
ＳＩ４内の診断制御回路４１から各ＬＳＩ１〜３に出力
されるシフトモード信号402 が“０”なので、各ＬＳＩ
１〜３内の選択回路１６，２６，３６（選択回路２６，
３６は図示せず）で論理和回路１５，２５，３５からの
エラー信号151 ，251 ，351 （論理和回路２５，３５お
よびエラー信号251 ，351 は図示せず）が選択されてＬ
ＳＩ代表エラー信号102 ，202 ，302 として出力され
る。よって、診断制御ＬＳＩ４内のエラー代表レジスタ
４２には各ＬＳＩ１〜３内のハードウェアエラー報告が
格納されるので、診断制御回路４１はエラー代表レジス
タ４２からの出力信号421 を基に各ＬＳＩ１〜３におけ
るハードウェアエラーの有無を判断する。

【００１７】すなわち、各ＬＳＩ１〜３内のエラーレジ
スタ１３，２３，３３（エラーレジスタ２３，３３は図
示せず）は通常動作時に各ＬＳＩ１〜３内で発生したハ
ードウェアエラーを格納する。よって、エラーレジスタ
１３，２３，３３にハードウェアエラーの発生を示すフ
ラグが１ビットでも立っていると、エラーレジスタ１
３，２３，３３からの複数ビットのエラーレジスタ出力
信号131，231 ，331 （エラーレジスタ出力信号231 ，3
31 は図示せず）の論理和をとる論理和回路１５，２
５，３５はエラー信号151 ，251 ，351 に“１”を出力
する。

【００１８】選択回路１６，２６，３６はシフトモード
信号402 が“０”のときに論理和回路１５，２５，３５
からのエラー信号151 ，251 ，351 を選択してＬＳＩ代
表エラー信号102 ，202，302 として出力する。したが
って、各ＬＳＩ１〜３内でハードウェアエラーが発生し
たか否かを示すハードウェアエラー発生状況がエラー代
表レジスタ４２に格納される。これによって、診断制御
回路４１はエラー代表レジスタ４２からの出力信号421
を基に各ＬＳＩ１〜３におけるハードウェアエラーの発
生状況を判断する。

【００１９】これに対して、シフトパスの正常性の試験
を行うときには診断制御ＬＳＩ４内の診断制御回路４１
から各ＬＳＩ１〜３に出力されるシフトモード信号402
が“１”となり、診断制御回路４１から各ＬＳＩ１〜３
にシフトインデータ401 として“０”が出力される。同
時に、診断制御回路４１はクロック制御信号403 によっ
てクロックを動作させる。

【００２０】このクロックの動作によって、ＬＳＩ１内
のシフトパスレジスタ１１にはシフトイン側レジスタ１
２からデータ“０”が順次格納されていく。ＬＳＩ１の
シフトパスレジスタ１１内のすべてのレジスタに“０”
が格納されると、ＬＳＩ１からＬＳＩ２へのシフトアウ
トデータ101 が“０”となり、ＬＳＩ２内のシフトパス
レジスタ２１（図示せず）にはデータ“０”が順次格納
されていく。

【００２１】また、ＬＳＩ２のシフトパスレジスタ２１
内のすべてのレジスタに“０”が格納されると、ＬＳＩ
２からＬＳＩ３へのシフトアウトデータ201が“０”と
なり、ＬＳＩ３内のシフトパスレジスタ３１（図示せ
ず）にはデータ“０”が順次格納されていく。

【００２２】さらに、ＬＳＩ３のシフトパスレジスタ３
１内のすべてのレジスタに“０”が格納されると、ＬＳ
Ｉ３から診断制御ＬＳＩ４へのシフトアウトデータ301
が“０”となり、診断制御ＬＳＩ４の診断制御回路４１
にデータ“０”が入力される。診断制御回路４１はデー
タ“０”が入力されると、“０”のデータに関してはＬ
ＳＩ１〜３のシフトパスが正常であると判断する。

【００２３】この後に、診断制御回路４１は各ＬＳＩ１
〜３へのシフトインデータ401 として“１”を出力し、
上述の動作と同様にしてクロックを動作させる。このク
ロックの動作によって、各ＬＳＩ１〜３のシフトパスレ
ジスタ１１，２１，３１にはデータ“１”が順次格納さ
れていく。

【００２４】ＬＳＩ３のシフトパスレジスタ３１内のす
べてのレジスタに“１”が格納されると、ＬＳＩ３から
診断制御ＬＳＩ４へのシフトアウトデータ301 が“１”
となり、診断制御ＬＳＩ４の診断制御回路４１にデータ
“１”が入力される。診断制御回路４１はデータ“１”
が入力されると、“１”のデータに関してはＬＳＩ１〜
３のシフトパスが正常であると判断する。

【００２５】上記の如く、“０”のデータおよび“１”
のデータともに正常であれば、各ＬＳＩ１〜３のシフト
パスが正常であると判断する。すなわち、シフトモード
信号402 が“１”になると、各ＬＳＩ１〜３内の選択回
路１６，２６，３６が夫々ＬＳＩ１〜３内のシフトアウ
ト側レジスタ１４，２４，３４の出力信号141 ，241，3
41 （シフトアウト側レジスタ２４，３４および出力信
号241 ，341 は図示せず）を選択するので、シフトイン
データ401 が“０”であればエラー代表レジスタ４２に
“000 ”が格納される。また、シフトインデータ401 が
“１”であればエラー代表レジスタ４２に“111 ”が格
納される。

【００２６】よって、診断制御回路４１はシフトインデ
ータ401 に“０”を出力したときにエラー代表レジスタ
４２の内容が“000 ”であれば、“０”のデータに関し
てＬＳＩ１〜３のシフトパスが正常であると判断する。
また、診断制御回路４１はシフトインデータ401 に
“１”を出力したときにエラー代表レジスタ４２の内容
が“111 ”であれば、“１”のデータに関してＬＳＩ１
〜３のシフトパスが正常であると判断する。

【００２７】この場合、例えばＬＳＩ２に故障が発生し
てシフトアウトデータ201 が“０”固定になったとする
と、診断制御回路４１がシフトインデータ401 に“１”
を出力したときに、ＬＳＩ３から診断制御ＬＳＩ４への
シフトアウトデータ301 が“０”となるので、診断制御
回路４１はＬＳＩ１〜３のシフトパスが“１”のデータ
に関して異常であると判断する。

【００２８】このとき、エラー代表レジスタ４２には
“100 ”が格納されるので、診断制御回路４１はエラー
代表レジスタ４２からの出力信号421を解析し、ＬＳＩ
２またはＬＳＩ１，２間のハードウェアの故障と判断
し、その旨を診断データ404 によって通知する。

【００２９】図２は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例は各
ＬＳＩ１〜３各々にシフトパスレジスタ１１，２１，３
１内のシフトイン側レジスタ１２，２２，３２からの出
力信号121 ，221 ，321 とシフトアウト側レジスタ１
４，２４，３４からの出力信号141 ，241 ，341 との排
他的論理和をとる排他的論理和回路１７，２７，３７を
設けた以外は図１に示す本発明の一実施例と同様の構成
となっており、同一構成要素には同一符号を付してあ
る。

【００３０】尚、図２においてはＬＳＩ１のみを図示
し、ＬＳＩ２，３および診断制御ＬＳＩ４は図示してい
ない。したがって、ＬＳＩ２，３のシフトパスレジスタ
２１，３１と、シフトイン側レジスタ２２，３２と、出
力信号221 ，321 と、シフトアウト側レジスタ２４，３
４と、出力信号241 ，341 と、排他的論理和回路２７，
３７とは夫々図示していない。

【００３１】また、選択回路１６，２６，３６において
は論理和回路１５，２５，３５からのエラー信号151 ，
251 ，351 と、排他的論理和回路１７，２７，３７から
の不一致信号171 ，271 ，371 （不一致信号271 ，371
は図示せず）とのうち一方をシフトモード信号402 に応
じて選択している。

【００３２】この図２を用いて本発明の他の実施例の動
作について説明する。各ＬＳＩ１〜３のシフトパスが正
常であれば、シフト動作実行時にシフトインデータ401
として“０”が出力されると、シフトイン側レジスタ１
２，２２，３２からの出力信号121 ，221 ，321 とシフ
トアウト側レジスタ１４，２４，３４からの出力信号14
1 ，241 ，341 とがともに“０”となる。また、シフト
動作実行時にシフトインデータ401 として“１”が出力
されると、シフトイン側レジスタ１２，２２，３２から
の出力信号121 ，221 ，321 とシフトアウト側レジスタ
１４，２４，３４からの出力信号141 ，241 ，341 とが
ともに“１”となる。

【００３３】したがって、排他的論理和回路１７，２
７，３７には“００”または“１１”が入力されるの
で、排他的論理和演算の結果“０”が不一致信号171 ，
271 ，371 として出力される。

【００３４】シフト動作実行時には選択回路１６，２
６，３６が排他的論理和回路１７，２７，３７からの不
一致信号171 ，271 ，371 を選択するので、ＬＳＩ代表
エラー信号102 ，202 ，302 として“０”がエラー代表
レジスタ４２に出力される。よって、シフトインデータ
401 の“０”，“１”に関係なく、エラー代表レジスタ
４２には“000 ”が格納される。

【００３５】ここで、例えばＬＳＩ１のシフトパスが途
中で“１”固定となった場合、シフトインデータ401 が
“０”でシフト動作を行うと、シフトイン側レジスタ１
２からの出力信号121 が“０”となり、シフトアウト側
レジスタ１４からの出力信号141 が“１”となる。

【００３６】したがって、排他的論理和回路１７に“０
１”が入力され、排他的論理和回路１７から不一致信号
171 として“１”が出力される。シフト動作実行時には
選択回路１６が排他的論理和回路１７からの不一致信号
171を選択するので、ＬＳＩ代表エラー信号102 として
“１”がエラー代表レジスタ４２に出力される。

【００３７】このとき、他のＬＳＩ２，３のシフトパス
に故障がなければ、夫々ＬＳＩ代表エラー信号202 ，30
2 として“０”がエラー代表レジスタ４２に出力され
る。よって、エラー代表レジスタ４２には“100 ”が格
納されることになる。これによって、診断制御回路４１
はＬＳＩ１のシフトパスが“１”のデータに関して異常
であると判断し、その旨を診断データ404 によって通知
する。

【００３８】すなわち、ＬＳＩ代表エラー信号102 ，20
2 ，302 はＬＳＩ１〜３内のシフトパスレジスタ１１，
２１，３１のシフトイン側とシフトアウト側との間に矛
盾があると“１”となり、矛盾がなければ“０”とな
る。

【００３９】図３は本発明の別の実施例の構成を示すブ
ロック図である。図において、本発明の別の実施例は各
ＬＳＩ１〜３各々にシフトパスレジスタ１１，２１，３
１内のシフトイン側レジスタ１２，２２，３２からの出
力信号121 ，221 ，321 とシフトアウト側レジスタ１
４，２４，３４からの出力信号141 ，241 ，341 とのう
ち一方を選択するビット選択回路１８，２８，３８を設
けた以外は図１に示す本発明の一実施例と同様の構成と
なっており、同一構成要素には同一符号を付してある。

【００４０】尚、図３においてはＬＳＩ１のみを図示
し、ＬＳＩ２，３および診断制御ＬＳＩ４は図示してい
ない。したがって、ＬＳＩ２，３のシフトパスレジスタ
２１，３１と、シフトイン側レジスタ２２，３２と、出
力信号221 ，321 と、シフトアウト側レジスタ２４，３
４と、出力信号241 ，341 と、ビット選択回路２８，３
８とは夫々図示していない。

【００４１】また、選択回路１６，２６，３６において
は論理和回路１５，２５，３５からのエラー信号151 ，
251 ，351 と、ビット選択回路１８，２８，３８からの
選択データ181 ，281 ，381 （選択データ281 ，381 は
図示せず）とのうち一方を診断制御ＬＳＩ４からの選択
信号405 に応じて選択している。

【００４２】この図３を用いて本発明の別の実施例の動
作について説明する。各ＬＳＩ１〜３のシフトパスがシ
フトインデータ401 が“０”のときに異常を示すと、シ
フト動作後にシフトモード信号402 を“１”のままと
し、選択信号405 を“０”としてビット選択回路１８，
２８，３８でシフトイン側レジスタ１２，２２，３２か
らの出力信号121 ，221 ，321 を選択させる。よって、
選択回路１６，２６，３６からＬＳＩ代表エラー信号10
2 ，202 ，302 として、シフトイン側レジスタ１２，２
２，３２からの出力信号121 ，221 ，321 がエラー代表
レジスタ４２に出力される。

【００４３】次に、選択信号405 を“１”としてビット
選択回路１８，２８，３８でシフトアウト側レジスタ１
４，２４，３４からの出力信号141，241 ，341 を選択
させる。よって、選択回路１６，２６，３６からＬＳＩ
代表エラー信号102 ，202 ，302 として、シフトアウト
側レジスタ１４，２４，３４からの出力信号141 ，241
，341 がエラー代表レジスタ４２に出力される。

【００４４】診断制御回路４１は選択信号405 が“０”
のときのエラー代表レジスタ４２の内容と、選択信号40
5 が“１”のときのエラー代表レジスタ４２の内容とを
調べる。診断制御回路４１は選択信号405 が“０”のと
きにエラー代表レジスタ４２の内容が“０”で、選択信
号405 が“１”のときにエラー代表レジスタ４２の内容
が“１”であれば、ＬＳＩ１〜３内で矛盾しているた
め、ＬＳＩ１〜３の故障であると判断し、その旨を診断
データ404 によって通知する。

【００４５】また、診断制御回路４１は選択信号405 が
“０”のときにエラー代表レジスタ４２の内容が“１”
で、選択信号405 が“１”のときにエラー代表レジスタ
４２の内容が“１”であれば、ＬＳＩ１〜３外の入力側
のインタフェース（図示せず）で故障していると判断
し、その旨を診断データ404 によって通知する。

【００４６】各ＬＳＩ１〜３のシフトパスがシフトイン
データ401 が“１”のときに異常を示す場合には、上述
の動作と同様にして、選択信号405を“０”，“１”に
順次変化させてエラー代表レジスタ４２の内容を調べ、
ＬＳＩ１〜３内で矛盾していればＬＳＩ１〜３の故障で
あると判断し、その旨を診断データ404 によって通知す
る。また、エラー代表レジスタ４２の内容がともに
“０”であればＬＳＩ１〜３外の入力側のインタフェー
スで故障していると判断し、その旨を診断データ404 に
よって通知する。

【００４７】このように、選択回路１６でシフトパスレ
ジスタ１１内のエラーレジスタ１３からのエラーレジス
タ出力信号131 と、シフトパスレジスタ１１内のシフト
アウト側レジスタ１４からの出力信号141 とのうち一方
をシフトモード信号402 に応じて選択して診断制御ＬＳ
Ｉ４に出力することによって、ＬＳＩ１〜３の入出力信
号を増加させることなく、故障箇所を１つのＬＳＩ１〜
３またはその入力側インタフェースの範囲内で指摘する
ことができるので、ＬＳＩ１〜３のシフトパスの試験で
異常が検出されたときに故障箇所の特定を容易に行うこ
とができる。

【００４８】また、排他的論理和回路１７でシフトイン
側レジスタ１２からの出力信号121とシフトアウト側レ
ジスタ１４からの出力信号141 との排他的論理和をと
り、エラーレジスタ１３からのエラーレジスタ出力信号
131 と排他的論理和回路１７からの不一致信号171 との
うち一方をシフトモード信号402 に応じて選択回路１６
で選択し、診断制御ＬＳＩ４に出力することによって、
ＬＳＩ１〜３の入出力信号を増加させることなく、故障
箇所を１つのＬＳＩ１〜３の内部もしくは複数のＬＳＩ
間インタフェースのどこかという範囲で指摘することが
できるので、ＬＳＩ１〜３のシフトパスの試験で異常が
検出されたときに故障箇所の特定を容易に行うことがで
きる。

【００４９】さらに、ビット選択回路１８のシフトイン
側レジスタ１２からの出力信号121とシフトアウト側レ
ジスタ１４からの出力信号141 とのうち一方を診断制御
回路４２からの選択信号405 に応じて選択し、エラーレ
ジスタ１３からのエラーレジスタ出力信号131 とビット
選択回路１８からの選択データ181 とのうち一方をシフ
トモード信号402 に応じて選択回路１６で選択し、診断
制御ＬＳＩ４に出力することによって、ＬＳＩ１〜３の
入力信号を１本増加させるだけで、故障箇所を１つのＬ
ＳＩ１〜３の内部もしくは１つのＬＳＩの入力側インタ
フェースの範囲で指摘することができるので、ＬＳＩ１
〜３のシフトパスの試験で異常が検出されたときに故障
箇所の特定を容易に行うことができる。

【００５０】

【発明の効果】以上説明したように本発明のシフト制御
回路によれば、回路内のハードウェアエラーを保持する
エラーレジスタからのエラー信号とシフトパス内の特定
レジスタからの信号とのうち一方を外部信号に応じて選
択して診断回路に出力することによって、シフトパスの
試験で異常が検出されたときに故障箇所の特定を容易に
行うことができるという効果がある。

【００５１】また、本発明の他のシフト制御回路によれ
ば、シフトイン側のレジスタの出力とシフトアウト側の
レジスタの出力との演算結果と回路内のハードウェアエ
ラーを保持するエラーレジスタからのエラー信号とのう
ち一方を外部信号に応じて選択して診断回路に出力する
ことによって、シフトパスの試験で異常が検出されたと
きに故障箇所の特定を容易に行うことができるという効
果がある。

【００５２】さらに、本発明の別のシフト制御回路によ
れば、シフトイン側のレジスタの出力とシフトアウト側
のレジスタの出力とのうち一方を外部信号に応じて選択
し、この選択データと回路内のハードウェアエラーを保
持するエラーレジスタからのエラー信号とのうち一方を
外部信号に応じて選択して診断回路に出力することによ
って、シフトパスの試験で異常が検出されたときに故障
箇所の特定を容易に行うことができるという効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の他の実施例を示すブロック図である。

【図３】本発明の別の実施例の構成を示すブロック図で
ある。

【図４】従来例の構成を示すブロック図である。

【符号の説明】

１〜３ ＬＳＩ ４ 診断制御ＬＳＩ １１ シフトパスレジスタ １２ シフトイン側レジスタ １３ エラーレジスタ １４ シフトアウト側レジスタ １５ 論理和回路 １６ 選択回路 １７ 排他的論理和回路 １８ ビット選択回路 ４１ 診断制御回路 ４２ エラー代表レジスタ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 各々回路内のハードウェアエラーを保持
   するエラーレジスタを含む複数の集積回路内のレジスタ
   を縦属接続して構成されたシフトパスを制御するシフト
   制御回路であって、前記エラーレジスタからのエラー信
   号と前記シフトパス内の特定レジスタからの信号とのう
   ち一方を外部信号に応じて選択して診断回路に出力する
   選択手段を前記複数の集積回路各々に設けたことを特徴
   とするシフト制御回路。
2. 【請求項２】 各々回路内のハードウェアエラーを保持
   するエラーレジスタを含む複数の集積回路内のレジスタ
   を縦属接続して構成されたシフトパスを制御するシフト
   制御回路であって、前段の回路からのシフトデータを保
   持するレジスタの出力と後段の回路へのシフトデータを
   保持するレジスタの出力との演算を行う演算手段と、前
   記エラーレジスタからのエラー信号と前記演算手段の演
   算結果とのうち一方を外部信号に応じて選択して診断回
   路に出力する選択手段とを前記複数の集積回路各々に設
   けたことを特徴とするシフト制御回路。
3. 【請求項３】 各々回路内のハードウェアエラーを保持
   するエラーレジスタを含む複数の集積回路内のレジスタ
   を縦属接続して構成されたシフトパスを制御するシフト
   制御回路であって、前段の回路からのシフトデータを保
   持するレジスタの出力と後段の回路へのシフトデータを
   保持するレジスタの出力とのうち一方を外部信号に応じ
   て選択する第１の選択手段と、前記エラーレジスタから
   のエラー信号と前記第１の選択手段で選択された信号と
   のうち一方を外部信号に応じて選択して診断回路に出力
   する第２の選択手段とを前記複数の集積回路各々に設け
   たことを特徴とするシフト制御回路。