JPH04184178A - 半導体積集回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体集積回路の機能試験に関し、 動作テストにより内部論理回路に不具合が発見された場
合にはその不具合箇所を容易に特定可能とすることを目
的とし、 基板上に通常時には一体に動作する論理回路領域と、該
論理回路領域内に外部からの入力信号に基づいて該論理
回路領域を複数の論理回路部に分割して各論理回路部を
独立して動作させるセレクタと、選択された論理回路部
に出力するテストパターンデータと、そのパターンデー
タに対応する出力デ゛−夕とを記憶するＲＡＭと、テス
トパターンデータに基づく論理回路部の出力信号と前記
ＲＡＭから出力される出力データとを比較してその比較
結果を出力するコンパレータとを備えて構成する。

〔産業上の利用分野〕

この発明は半導体集積回路の機能試験に関するものであ
る。

近年の半導体集積回路ではその集積度の向上にともなっ
てその内部論理回路も大規模化されている。そのため、
その動作テストにより不具合が発見された場合にはその
不具合箇所を容易に推測できるような構成とすることが
要請されている。

〔従来の技術〕

従来、半導体集積回路の動作テストを行う場合にはチッ
プ上に形成された論理回路に対し外部からテストパター
ンデータを入力し、そのテストパターンデータに基づ゛
く論理回路の出力信号が所定の出力データと一致するか
否かを検出することにより内部論理回路に不具合が存在
するか否かが判別される。

〔発明が解決しようとする課題〕

ところが、上記のような動作テストによりテストパター
ンデータに基づく内部論理回路の出力信号と当該テスト
パターンデータに対応する出力データとの不一致により
同内部論理回路に不具合が存在することか判明した場合
には、設計回路図上において出力ピン側から各論理素子
の動作を順次チエツクして不具合箇所を特定する必要か
あるため、内部論理回路が大規模化するほどチエツク作
業が煩雑となるという問題点がある。

この発明の目的は、動作テストにより内部論理回路に不
具合が発見された場合にはその不具合箇所を容易に特定
可能とする半導体集積回路を提供することにある。

〔課題を解決するための手段〕

第１図に示すように、基板１上に通常時には一体に動作
する論理回路領域１１と、該論理回路領域１１内には外
部からの入力信号ＳＧｔに基づいて該論理回路領域１１
を複数の論理回路部２に分割して各論理回路部を独立し
て動作させるセレクタ９と、選択された論理回路部２に
出力するテストパターンデータとそのテストパターンデ
ータに対応する出力データとを記憶するＲＡＭ８と、テ
ストパターンデータに基づく論理回路部２の出力信号と
前記ＲＡＭ８から出力される出力データとを比較してそ
の比較結果を出力するコンパレータｌＯとが備えられて
いる。

〔作用〕

入力信号ＳＧｔを入力すると、論理回路領域１１が独立
した複数の論理回路部２に分割されるので、各論理回路
部２毎にテスト動作を行うことが可能となる。

また、分割された論理回路部２を選択するセレクタ９と
テストパターンデータを格納するＲＡＭ８が同一基板ｌ
上に形成されているので、セレクタ９で選択された論理
回路部にＲＡＭ８からそれぞれテストパターンデータが
入力され、そのテストパターンデータに基づく各論理回
路部２の動作が正常か否かがコンパレータ１０で判別さ
れる。

〔実施例〕

以下、この発明を具体化した一実施例を第１図に従って
説明する。

基板Ｉ上には４つに分割された論理回路部２ａ〜２ｄが
形成され、各論理回路部２ａ〜２ｄはそれぞれトランス
ファーゲート３で接続され、各トランスファーゲート３
のＰチャネル側入力ゲートはテスト信号入力端子Ｔｉか
らテスト動作を選択するためのテスト信号ＳＧｔが直接
入力され、Ｎチャネル側入力ゲートにはテスト信号ＳＧ
ｔがインバータ４を介して入力されている。従って、Ｈ
レベルのテスト信号ＳＧｔが入力されるとトランスファ
ーゲート３はオフされて各論理回路部２ａ〜２ｄが分割
され、Ｌレベルのテスト信号ＳＧｔが入力されるとトラ
ンスファーゲート３はオンされて各論理回路部２ａ〜２
ｄが一つの論理回路群として動作する。

各論理回路部２ａ〜２ｄには外部から入力バッファ５を
介して入力信号が入力され、各論理回路２ａ〜２ｄから
出力される出力信号は出力バッファ６を介して外部回路
に出力される。

基板１上にはアドレス生成回路７が形成され、そのアド
レス生成回路７は外部信号に基ついてアドレス選択信号
を生成し、そのアドレス選択信号をＲＡＭ８に出力する
。ＲＡＭ８は各論理回路部２ａ〜２ｄの動作テストを行
うためのテストパターンデータとそのテストパターンデ
ータに基づいて各論理回路部２ａ〜２ｄが出力すべき出
力データを外部回路から入力して、アドレス選択信号に
基づいて選択されるアドレスに格納可能である。

そして、格納されたテストパターンデータをセレクタ９
に出力するとともに、そのテストパターンデータに対応
する出力データをコンパレータ１０に出力する。

セレクタ９は各論理回路部２ａ〜２ｄにそれぞれ接続さ
れ、その論理回路部２ａ〜２ｄの中からいずれか一つを
選択して前記ＲＡＭ８から出力されるテストパターンデ
ータを選択した論理回路部２ａ〜２ｄに出力し、あるい
は選択した論理回路部２ａ〜２ｄからの出力信号を前記
コンパレータｌＯに出力する。

コンパレータ１０はＲＡＭ８から出力される出力データ
と論理回路部２゛ａ〜２ｄから出力される出力信号とを
比較し、その比較結果を出力するようになっている。

さて、上記のように構成された半導体集積回路ではテス
ト動作に先立ってＲＡＭ８にテストパターンデータ及び
そのテストパターンデータに対応する出力データを格納
する。そして、テスト信号入力端子ＴｉにＨレベルのテ
スト信号を入力して各トランスファーゲート３をオフさ
せ、各論理回路２ａ〜２ｄの接続を遮断してそれぞれ独
立して動作する状態とする。

この状態で外部信号によりＲＡＭ８及びセレクタ９を動
作させ、セレクタ９により各論理回路２ａ〜２ｄのいず
れか一つを選択してＲＡＭ８から選択された論理回路部
にテストパターンデータを入力し、そのテストパターン
データに基づく論理回路部の出力信号をセレクタ９を介
してコンパレータ１０に入力し、コンパレータｌＯでは
ＲＡＭ８から出力される当該テストパターンデータに対
応する出力データと論理回路部の出力信号とを比較し、
一致しない場合にはエラー信号を出力する。

このようにして選択された論理回路部に対して順次テス
トパターンデータが人力されてコンパレータ１０により
論理回路部の出力信号とＲＡＭ８に格納されている出力
データとの比較が順次行われ、このようにして各論理回
路部２３〜２ｄのテスト動作が順次行われる。そして、
動作テストの終了後はテスト信号入力端子ＴｉにＬレベ
ルの信号を入力すれば、トランスファーゲート３がオン
されて各論理回路部２ａ〜２ｄがそれぞれ接続され、一
体の論理回路群として通常の動作が行われる。このとき
、ＲＡＭ８は論理回路部２ａ〜２ｄの動作に基づいて通
常動作信号の書き込み及び読出し動作を行うＲＡＭとし
て使用可能である。

以上のようにこの半導体集積回路では、各論理回路部２
ａ〜２ｄはそれぞれ独立して動作テストが行われるので
、各論理回路部２ａ〜２ｄの動作に不具合が発見された
場合にはその論理回路部において出力段から各論理素子
の動作を設計回路図上で順次チエツクして不具合箇所を
特定すればよい。従って、通常動作時には一体に動作す
る大規模な論理回路部２ａ〜２ｄにおいてもテスト動作
で不具合が発見された場合には各論理回路部２ａ〜２ｄ
毎に不具合箇所の特定作業を行うことができるので、そ
の特定作業を容易に行うことができる。

また、基板１上にテストパターンデータ及び同テストパ
ターンデータに対応する出力データを格納するＲＡＭ８
を設けているので、各論理回路部２ａ〜２ｄにテストパ
ターンデータを入力するための人力ピンを設ける必要も
ないので、入力ピン数の増大を防止することができる。

〔発明の効果〕

以上詳述したように、この発明は動作テストにより内部
論理回路に不具合が発見された場合にはその不具合箇所
を容易に特定可能な半導体集積回路を提供することがで
きる優れた効果を発揮する。

【図面の簡単な説明】

第１図は本発明を具体化した一実施例を示すブロック図
である。 １は基板、 ２は論理回路部、 ３はスイッチ手段、 ８はＲＡＭ。 ９はセレクタ、 １０はコンパレータ、 １１は論理回路領域、 ＳＧｔは入力信号である。

Claims (1)

1. 【特許請求の範囲】 １、基板（１）上に通常時には一体に動作する論理回路
   領域（１１）と、 該論理回路領域（１１）内に外部からの入力信号（ＳＧ
   ｔ）に基づいて該論理回路領域（１１）を複数の論理回
   路部（２）に分割して各論理回路部を独立して動作させ
   るセレクタ（９）と、選択された論理回路部（２）に出
   力するテストパターンデータと、そのパターンデータに
   対応する出力データとを記憶するＲＡＭ（８）と、テス
   トパターンデータに基づく論理回路部（２）の出力信号
   と前記ＲＡＭ（８）から出力される出力データとを比較
   してその比較結果を出力するコンパレータ（１０）と、 を備えたことを特徴とする半導体集積回路。