JPH05137328A - スイツチングレギユレータ回路 - Google Patents
スイツチングレギユレータ回路Info
- Publication number
- JPH05137328A JPH05137328A JP28973791A JP28973791A JPH05137328A JP H05137328 A JPH05137328 A JP H05137328A JP 28973791 A JP28973791 A JP 28973791A JP 28973791 A JP28973791 A JP 28973791A JP H05137328 A JPH05137328 A JP H05137328A
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- JP
- Japan
- Prior art keywords
- circuit
- control circuit
- output transistor
- constant current
- voltage
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Abstract
(57)【要約】
【目的】 スイッチングレギュレータの負荷が軽くなっ
たときでも、効率の低下を少なくする手段を提供するこ
と。 【構成】 第一の出力トランジスタ１４と、定電流駆動
される第二の出力トランジスタ１５とを有し、軽負荷時
は第二の出力トランジスタ１５を制御する。 【効率】 軽負荷時でも効率の低下の少ないスイッチン
グレギュレータ回路を得ることができる。
たときでも、効率の低下を少なくする手段を提供するこ
と。 【構成】 第一の出力トランジスタ１４と、定電流駆動
される第二の出力トランジスタ１５とを有し、軽負荷時
は第二の出力トランジスタ１５を制御する。 【効率】 軽負荷時でも効率の低下の少ないスイッチン
グレギュレータ回路を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、スイッチングレギュレ
ータの制御回路に関する。
ータの制御回路に関する。
【０００２】
【従来の技術】スイッチングレギュレータの制御回路と
して、従来ＰＷＭ方式等が用いられているが、ある出力
に対しては負荷が変化しても同一の制御回路が用いられ
ている。
して、従来ＰＷＭ方式等が用いられているが、ある出力
に対しては負荷が変化しても同一の制御回路が用いられ
ている。
【０００３】図３に従来のスイッチングレギュレータの
回路例を示す。図に於いて、１は出力トランジスタ、２
は制御回路、３は入力電源、４は出力負荷である。
回路例を示す。図に於いて、１は出力トランジスタ、２
は制御回路、３は入力電源、４は出力負荷である。
【０００４】
【発明が解決しようとする課題】負荷が大きく変化する
ような用途、例えば、電子手帳では、演算時とメモリー
バックアップ時とでは、消費電流が大幅に異なるが、こ
のような用途に従来のスイッチングレギュレータを用い
ると、その制御回路は、負荷が重い時でも所定の出力電
圧が得られるように設計されているため、一般的に消費
電力が大きいため、負荷が軽い時はスイッチングレギュ
レータとしての効率は低くなる。
ような用途、例えば、電子手帳では、演算時とメモリー
バックアップ時とでは、消費電流が大幅に異なるが、こ
のような用途に従来のスイッチングレギュレータを用い
ると、その制御回路は、負荷が重い時でも所定の出力電
圧が得られるように設計されているため、一般的に消費
電力が大きいため、負荷が軽い時はスイッチングレギュ
レータとしての効率は低くなる。
【０００５】
【課題を解決するための手段】本発明は前記問題点を解
決するものであり、スイッチングレギュレータの負荷が
軽くなったときでも、効率の低下を少なくする手段を提
供するものである。
決するものであり、スイッチングレギュレータの負荷が
軽くなったときでも、効率の低下を少なくする手段を提
供するものである。
【０００６】図１に本発明の構成図を示す。本構成図に
示すものは、出力トランジスタにＮＰＮ型トランジスタ
を用いたフライバック型スイッチングレギュレータ回路
であるが、出力トランジスタにＰＮＰ型トランジスタを
用いた回路構成も可能であり、また、フライバック型に
限らず、フォワード型でも構成可能である。更に、入力
電源回路と出力回路を絶縁する必要が無ければ、トラン
スを用いずにコイルを用いる構成も可能である。
示すものは、出力トランジスタにＮＰＮ型トランジスタ
を用いたフライバック型スイッチングレギュレータ回路
であるが、出力トランジスタにＰＮＰ型トランジスタを
用いた回路構成も可能であり、また、フライバック型に
限らず、フォワード型でも構成可能である。更に、入力
電源回路と出力回路を絶縁する必要が無ければ、トラン
スを用いずにコイルを用いる構成も可能である。
【０００７】図１に於いて、切替回路１１は切替え入力
に応じて、第一の制御回路１２又は第二の制御回路１３
の何れか一方を動作させる。今、切替回路１１により第
一の制御回路１２が動作しているときは、所定の出力電
圧が得られるように、第一の制御回路１２が第一の出力
トランジスタ１４をオン／オフ制御する。ここで、第一
の制御回路１２と第一の出力トランジスタ１４は比較的
大きい負荷に対応できる設計としておく。切替回路１１
により第二の制御回路１３が動作している時は、第二の
出力トランジスタ１５は定電流駆動回路１６により定電
流駆動され、所定の出力電圧が得られるように、第二の
制御回路１３が定電流駆動回路１６をオン／オフ制御す
る。電圧検出回路１７は、第二の出力トランジスタ１５
のコレクターエミッタ間電圧を検出し、その電圧が予め
設定された値以上になると、第二の制御回路１３に信号
を出力する。第二の制御回路１３は、電圧検出回路１７
からの上記信号を受けて定電流駆動回路１６をオフにす
ることにより第二の出力トランジスタ１５をオフにす
る。ここで、第二の制御回路１３、定電流駆動回路１６
及び電圧検出回路１７は、負荷電流に応じた小さな電流
で動作させる。なお、図１において、１８は入力電源、
１９はトランス、２０はダイオード、２１はコンデン
サ、２２は出力負荷である。
に応じて、第一の制御回路１２又は第二の制御回路１３
の何れか一方を動作させる。今、切替回路１１により第
一の制御回路１２が動作しているときは、所定の出力電
圧が得られるように、第一の制御回路１２が第一の出力
トランジスタ１４をオン／オフ制御する。ここで、第一
の制御回路１２と第一の出力トランジスタ１４は比較的
大きい負荷に対応できる設計としておく。切替回路１１
により第二の制御回路１３が動作している時は、第二の
出力トランジスタ１５は定電流駆動回路１６により定電
流駆動され、所定の出力電圧が得られるように、第二の
制御回路１３が定電流駆動回路１６をオン／オフ制御す
る。電圧検出回路１７は、第二の出力トランジスタ１５
のコレクターエミッタ間電圧を検出し、その電圧が予め
設定された値以上になると、第二の制御回路１３に信号
を出力する。第二の制御回路１３は、電圧検出回路１７
からの上記信号を受けて定電流駆動回路１６をオフにす
ることにより第二の出力トランジスタ１５をオフにす
る。ここで、第二の制御回路１３、定電流駆動回路１６
及び電圧検出回路１７は、負荷電流に応じた小さな電流
で動作させる。なお、図１において、１８は入力電源、
１９はトランス、２０はダイオード、２１はコンデン
サ、２２は出力負荷である。
【０００８】
【作用】上記本発明によれば、負荷電流が比較的大きい
時は、第一の制御回路１２及び第一の出力トランジスタ
１４を動作させ、負荷電流が小さい時は、小さな電流で
動作する第二の制御回路１３、定電流駆動回路１６及び
電圧検出回路１７を使用するため、スイッチングレギュ
レータの効率の低下を防ぐことができる。特に、電子手
帳のメモリーバックアップのように、電圧の制御のゆる
い用途では、第二の制御回路１３、定電流駆動回路１６
及び電圧検出回路１７は回路が簡略化できるため、小さ
い電流で動作する回路が可能である。
時は、第一の制御回路１２及び第一の出力トランジスタ
１４を動作させ、負荷電流が小さい時は、小さな電流で
動作する第二の制御回路１３、定電流駆動回路１６及び
電圧検出回路１７を使用するため、スイッチングレギュ
レータの効率の低下を防ぐことができる。特に、電子手
帳のメモリーバックアップのように、電圧の制御のゆる
い用途では、第二の制御回路１３、定電流駆動回路１６
及び電圧検出回路１７は回路が簡略化できるため、小さ
い電流で動作する回路が可能である。
【０００９】
【実施例】図２に本発明の一実施例を示す。図に於い
て、１４は第一の出力トランジスタ、１２はバイアス回
路，三角波発生回路，誤差アンプ及びコンパレータから
成る第一の制御回路であり、従来から行われている構成
である。１５は第二の出力トランジスタ、１６はカレン
トミラー回路を用いた定電流駆動回路であり、その定電
流値は、Ｔｒ14のエミッタ電位をＲ1 で除した値になる
が、Ｔｒ１４のエミッタ電位は、Ｔｒ8 ，Ｔｒ13及びＴ
ｒ14のそれぞれのペースーエミッタ間電圧で決まってい
るため、Ｒ1 の値により設定することができる。１３
は、Ｔｒ8，Ｔｒ9，Ｔｒ10及びＣ1，Ｃ2からなるリング
オシレータ回路で構成される第二の制御回路であり、Ｔ
ｒ13の出力により、前記定電流駆動回路１６をオン／オ
フ制御する。また、出力電圧がＴｒ28〜Ｔｒ32のそれぞ
れのベースーエミッタ間電圧の和を越えると、Ｔｒ11を
オンにし、リングオシレータの発振を止め、出力電圧を
下げる。１１は切替回路であり、Ｔｒ5 の入力により、
第二の制御回路１３、定電流駆動回路１６及び電圧検出
回路１７を動作させるかさせないかを切替える。なお、
第一の制御回路１２を動作させるかさせないかを切替え
る回路は、第一の制御回路１２のバイアス回路の中にＴ
ｒ3 として記している。１７は、Ｔｒ19〜Ｔｒ22，及び
Ｔｒ23〜Ｔｒ27から成る２つのコンパレータで構成され
る電圧検出回路であり、第二の出力トランジスタ１５の
コレクタ電圧が、Ｔｒ21のベースーエミッタ間電圧以上
で、Ｔｒ25及びＴｒ26のベースーエミッタ間電圧の和以
下の時、第二の制御回路１３のＴｒ12をオンにし、リン
グオシレータの発信を止め、第二のトランジスタ１５を
オフにする。
て、１４は第一の出力トランジスタ、１２はバイアス回
路，三角波発生回路，誤差アンプ及びコンパレータから
成る第一の制御回路であり、従来から行われている構成
である。１５は第二の出力トランジスタ、１６はカレン
トミラー回路を用いた定電流駆動回路であり、その定電
流値は、Ｔｒ14のエミッタ電位をＲ1 で除した値になる
が、Ｔｒ１４のエミッタ電位は、Ｔｒ8 ，Ｔｒ13及びＴ
ｒ14のそれぞれのペースーエミッタ間電圧で決まってい
るため、Ｒ1 の値により設定することができる。１３
は、Ｔｒ8，Ｔｒ9，Ｔｒ10及びＣ1，Ｃ2からなるリング
オシレータ回路で構成される第二の制御回路であり、Ｔ
ｒ13の出力により、前記定電流駆動回路１６をオン／オ
フ制御する。また、出力電圧がＴｒ28〜Ｔｒ32のそれぞ
れのベースーエミッタ間電圧の和を越えると、Ｔｒ11を
オンにし、リングオシレータの発振を止め、出力電圧を
下げる。１１は切替回路であり、Ｔｒ5 の入力により、
第二の制御回路１３、定電流駆動回路１６及び電圧検出
回路１７を動作させるかさせないかを切替える。なお、
第一の制御回路１２を動作させるかさせないかを切替え
る回路は、第一の制御回路１２のバイアス回路の中にＴ
ｒ3 として記している。１７は、Ｔｒ19〜Ｔｒ22，及び
Ｔｒ23〜Ｔｒ27から成る２つのコンパレータで構成され
る電圧検出回路であり、第二の出力トランジスタ１５の
コレクタ電圧が、Ｔｒ21のベースーエミッタ間電圧以上
で、Ｔｒ25及びＴｒ26のベースーエミッタ間電圧の和以
下の時、第二の制御回路１３のＴｒ12をオンにし、リン
グオシレータの発信を止め、第二のトランジスタ１５を
オフにする。
【００１０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、負荷電流が大きく変わるような用途において、負
荷電流に応じて第一の制御回路或は第二の制御回路を切
り替えることにより、効率の低下の少ないスイッチング
レギュレータが実現可能である。
れば、負荷電流が大きく変わるような用途において、負
荷電流に応じて第一の制御回路或は第二の制御回路を切
り替えることにより、効率の低下の少ないスイッチング
レギュレータが実現可能である。
【図１】本発明によるスイッチングレギュレータ回路の
構成図である。
構成図である。
【図２】本発明によるスイッチングレギュレータ回路の
一実施例の構成図である。
一実施例の構成図である。
【図３】従来のスイッチングレギュレータの回路例を示
す図である。
す図である。
１１ 切替回路 １２ 第一の制御回路 １３ 第二の制御回路 １４ 第一の出力トランジスタ １５ 第二の出力トランジスタ １６ 定電流駆動回路 １７ 電圧検出回路
Claims (1)
- 【請求項１】 第一の出力トランジスタと、所定の出力
電圧が得られるように前記第一の出力トランジスタをオ
ン／オフ制御する第一の制御回路と、前記第一の出力ト
ランジスタのコレクタ及びエミッタに、それぞれ、その
コレクタ及びエミッタが接続される第二の出力トランジ
スタと、前記第二の出力トランジスタを定電流駆動する
定電流駆動回路と、所定の出力が得られるように前記定
電流駆動回路をオン／オフ制御する第二の制御回路と、
前記第一の制御回路と第二の制御回路の何れか一方を動
作させるための切替回路と、前記第二の制御回路が動作
しているときに、前記第二の出力トランジスタのコレク
ターエミッタ間電圧を検出し、該電圧が予め設定された
値以上になると前記第二の制御回路に信号を出力する電
圧検出回路とから構成され、前記第二の制御回路は、前
記電圧検出回路からの前記信号を受けて前記定電流駆動
回路をオフにすることにより、前記第二の出力トランジ
スタをオフにすることを特徴とするスイッチングレギュ
レータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28973791A JPH05137328A (ja) | 1991-11-06 | 1991-11-06 | スイツチングレギユレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28973791A JPH05137328A (ja) | 1991-11-06 | 1991-11-06 | スイツチングレギユレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05137328A true JPH05137328A (ja) | 1993-06-01 |
Family
ID=17747106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28973791A Pending JPH05137328A (ja) | 1991-11-06 | 1991-11-06 | スイツチングレギユレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05137328A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10250155A1 (de) * | 2002-10-28 | 2004-05-13 | Infineon Technologies Ag | Schaltnetzteil |
-
1991
- 1991-11-06 JP JP28973791A patent/JPH05137328A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10250155A1 (de) * | 2002-10-28 | 2004-05-13 | Infineon Technologies Ag | Schaltnetzteil |
| DE10250155B4 (de) * | 2002-10-28 | 2008-11-06 | Infineon Technologies Ag | Schaltnetzteil |
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