JP2002136108A

JP2002136108A - 昇圧回路

Info

Publication number: JP2002136108A
Application number: JP2000325064A
Authority: JP
Inventors: Kazuaki Murota; 和明室田
Original assignee: Denso Ten Ltd
Current assignee: Denso Ten Ltd
Priority date: 2000-10-25
Filing date: 2000-10-25
Publication date: 2002-05-10

Abstract

(57)【要約】【課題】小型・低価格化が可能でありながら、動作上
の問題も生じることのない汎用性が高い昇圧回路を提供
すること。【解決手段】負荷と電源とを接断制御するためのスイ
ッチングトランジスタの制御端子に制御信号を出力する
駆動回路へ、電源電圧を昇圧させて電力を供給する昇圧
回路において、昇圧回路の出力電圧Ｖｏｕｔを、昇圧回
路への入力電圧Ｖｉｎに所定電圧を加えた電圧に制御す
る電圧制御手段を装備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は昇圧回路に関し、よ
り詳細には小型化や低価格化に有利な昇圧回路の発明に
関する。

【０００２】

【従来の技術】マイクロコンピュータ（マイコン）等を
用いた装置では、一般的に例えばモータ等の負荷への電
力供給をＦＥＴ（電界効果トランジスタ）等のスイッチ
ングトランジスタで制御している。図９は一般的な負荷
制御回路を示す回路図で、電源ＶＢと負荷との間にＮチ
ャンネルＦＥＴ（ＮｃｈＦＥＴ）が接続され、このＮｃ
ｈＦＥＴの接断（導通・遮断）により負荷の駆動・停止
を制御している。このＮｃｈＦＥＴの接断を制御するた
めに、マイコンからの制御信号がＮｃｈＦＥＴの駆動回
路であるゲートドライバＧＤを介してＮｃｈＦＥＴのゲ
ートに印加されるように構成されている。このマイコン
の制御信号はＮｃｈＦＥＴを充分に駆動できる電圧・電
流容量に変換されて供給される必要がある。

【０００３】上記回路構成の場合、ＮｃｈＦＥＴをスイ
ッチングトランジスタとして充分に動作させようとする
と、ＮｃｈＦＥＴを飽和状態でオンさせる必要がある。
従って、ＮｃｈＦＥＴのゲートには、ＮｃｈＦＥＴのド
レイン電圧に、飽和駆動状態とするためのゲート・ソー
ス間電圧（ＶＧＳ）を加えた電圧（ＶＧＳ＋ＶＢ）を印
加する必要がある。このため、ゲートドライバＧＤには
駆動電力として電源電圧ＶＢを昇圧回路で昇圧させた電
圧の電力が供給されるようになっている。

【０００４】図１０は一般的な昇圧回路を示す回路構成
図である。昇圧回路の入力には電源Ｖｉｎが接続されて
おり、入力と出力との間にはコイルＬとダイオードＤ
（アノードが入力側）が直列に接続され、ダイオードと
出力との間には他端が接地されたコンデンサＣＬが接続
されている。また、昇圧回路の出力電圧は、抵抗Ｒ１、
Ｒ２で分圧され、コンパレータで構成された誤差検出回
路ＣＭＰの反転入力端子に接続されている。また、誤差
検出回路ＣＭＰの非反転入力端子には基準電圧ＶＲが印
加されるようになっている。そして、誤差検出回路ＣＭ
Ｐの比較結果は制御回路Ｓに出力されるようになってい
る。コイルＬとダイオードＤとの間には、コイルＬ、ダ
イオードＤ間と接地との間の接断制御を行うスイッチン
グトランジスタＴｒが接続されており、このスイッチン
グトランジスタＴｒの接断状態は制御回路Ｓからの出力
により制御されるようになっている。即ち、昇圧回路の
出力電圧Ｖｏｕｔの抵抗Ｒ１、Ｒ２による分圧電圧が基
準電圧ＶＲと等しくなるように、つまり出力電圧Ｖｏｕ
ｔが、ＶＲ・（Ｒ１＋Ｒ２）／Ｒ２と等しくなるよう
に、制御回路Ｓは誤差検出回路ＣＭＰからの出力信号に
基づいてスイッチングトランジスタＴｒの接断を制御す
るようになっている。

【０００５】

【発明が解決しようとする課題】このように一般的な昇
圧回路は、図１０に示したように、入力電圧に関係なく
所定電圧の電力を供給するようになっている（ただし、
入力電圧が動作保証範囲にない低電圧のときは不定の電
圧となる）。上記昇圧回路の低価格化のためには、昇圧
回路の集積化を図ると共に、汎用性を高める必要があ
る。また、汎用性を高めるためには、電源電圧が高い場
合でも充分にスイッチングトランジスタ（ＮｃｈＦＥ
Ｔ）を動作させるために、昇圧回路の出力電圧は高めに
設定する必要がある。しかし、このような設定で逆に電
源電圧が低いと昇圧量を大きくしないといけないため、
スイッチングトランジスタＴｒのオン時間を長くしてコ
イルＬのピーク電流が大きくなるように制御する必要が
あり、コイルＬやスイッチングトランジスタＴｒが大容
量・大型となって、小型・低価格化に不利となる。

【０００６】本発明は上記課題に鑑みなされたものであ
って、小型・低価格化が可能でありながら、動作上の問
題も生じることのない昇圧回路を提供することを課題と
している。

【０００７】

【課題を解決するための手段及びその効果】上記課題を
解決するために本発明に係る昇圧回路（１）は、負荷と
電源とを接断制御するためのスイッチングトランジスタ
の制御端子に制御信号を出力する駆動回路へ、電源電圧
を昇圧させて電力を供給する昇圧回路において、該昇圧
回路の出力電圧を、該昇圧回路への入力電圧に所定電圧
を加えた電圧に制御する電圧制御手段を備えていること
を特徴としている。

【０００８】上記昇圧回路（１）によれば、昇圧回路の
出力電圧により前記スイッチングトランジスタを十分に
駆動させることができ、かつ昇圧回路の昇圧電圧量を無
駄に増大させることなく制御することができ、小型・低
価格化が可能でありながら、動作上の問題も生じること
のない昇圧回路を提供することが可能となる。

【０００９】また、本発明に係る昇圧回路（２）は、上
記昇圧回路（１）において、前記電圧制御手段が、昇圧
回路の出力電圧から所定電圧だけ降下させた電圧を出力
する電圧降下手段と、前記昇圧回路への入力電圧と、前
記電圧降下手段の出力電圧とを比較する比較手段と、該
比較手段の比較結果に基づいて昇圧動作を制御する昇圧
制御手段とを備えていることを特徴としている。

【００１０】上記昇圧回路（２）によれば、昇圧回路の
出力電圧から所定電圧だけ降下させた電圧と、昇圧回路
の入力電圧との比較により昇圧回路の出力電圧が制御さ
れるので、昇圧回路の出力電圧は、昇圧回路への入力電
圧ではなく、この降下された所定電圧に応じた昇圧量の
電圧となる。

【００１１】また、本発明に係る昇圧回路（３）は、上
記昇圧回路（２）において、前記電圧降下手段が、昇圧
回路の出力端子と接地との間に直列接続された、第１抵
抗と定電流回路とから構成されていることを特徴として
いる。上記昇圧回路（３）によれば、前記第１抵抗に流
れる定電流による電圧降下作用により必要な電圧降下が
確実に得られることとなる。また、集積回路化が比較的
容易な回路素子により実現することが可能となり、小型
・低価格化を図ることが可能となる。

【００１２】また、本発明に係る昇圧回路（４）は、上
記昇圧回路（２）において、前記電圧降下手段が、昇圧
回路の出力端子に接続された第１抵抗と、該第１抵抗に
エミッタが接続され、基準電圧にベースが接続され、前
記比較手段の入力端子にコレクタが接続されたＰＮＰ型
の第１トランジスタと、該第１トランジスタと接地との
間に接続された定電流回路とからなり、昇圧回路への入
力電圧が、入力電源に接続された第２抵抗と、該第２抵
抗にエミッタが接続され、基準電圧にベースが接続さ
れ、前記比較手段の入力端子にコレクタが接続されたＰ
ＮＰ型の第２トランジスタとからなる入力電圧調整回路
とを介して前記比較手段に印加されるように構成されて
いることを特徴としている。

【００１３】上記昇圧回路（４）によれば、入力電圧や
出力電圧が高い場合でも、各トランジスタに印加される
電圧を抑えることが可能となるので、各トランジスタの
耐圧を低くすることが可能で、小型化、低価格化に有利
となり、集積回路化も容易となる。また、集積回路化が
比較的容易な回路素子により実現が可能である。

【００１４】また、本発明に係る昇圧回路（５）は、上
記昇圧回路（２）において、前記電圧降下手段が、昇圧
回路の出力端子に接続された第１抵抗と、該第１抵抗に
エミッタが接続され、基準電圧にベースが接続され、前
記比較手段の入力端子と、他端が接地された第２抵抗の
一端とにコレクタが接続されたＰＮＰ型の第１トランジ
スタと、該第１トランジスタと接地との間に接続された
定電流回路とからなり、昇圧回路への入力電圧が、入力
電源に接続された第３抵抗と、該第３抵抗にエミッタが
接続され、基準電圧にベースが接続され、前記比較手段
の入力端子と、他端が接地された第４抵抗の一端とにコ
レクタが接続されたＰＮＰ型の第２トランジスタとから
なる入力電圧調整回路とを介して前記比較手段に印加さ
れるように構成されていることを特徴としている。

【００１５】上記昇圧回路（５）によれば、入力電圧や
出力電圧が高い場合でも、各トランジスタに印加される
電圧を抑えることが可能となるので、各トランジスタの
耐圧を低くすることが可能で、小型化、低価格化に有利
となり、集積回路化も容易となる。また、集積回路化が
比較的容易な回路素子により実現が可能である。

【００１６】また、本発明に係る昇圧回路（６）は、上
記昇圧回路（１）〜（５）において、昇圧回路の最大出
力電圧を制限する電圧制限手段を備えていることを特徴
としている。上記昇圧回路（６）によれば、昇圧回路の
最大出力電圧が制限されるので、昇圧動作をする回路素
子の破壊を防ぐことができ、またそれら回路素子の耐圧
を低くすることが可能で、小型化、低価格化に有利とな
り、集積回路化も容易となる。

【００１７】また、本発明に係る昇圧回路（７）は、上
記昇圧回路（６）において、前記電圧制限手段が、昇圧
回路の出力電圧を制限比較電圧と比較する制限比較手段
と、該制限比較手段の比較結果に基づいて昇圧動作を制
限する昇圧制限手段とを備えていることを特徴としてい
る。上記昇圧回路（７）によれば、昇圧回路の出力電圧
が前記制限比較電圧に達すれば昇圧動作が制限されるの
で、昇圧回路の出力電圧を前記制限比較電圧に応じた適
切な電圧範囲に制限することができる。

【００１８】また、本発明に係る昇圧回路（８）は、上
記昇圧回路（５）において、昇圧回路の最大出力電圧を
制限する電圧制限手段を備え、該電圧制限手段が、前記
第２トランジスタのコレクタ電圧の最大電圧を制限する
コレクタ電圧制限手段からなることを特徴としている。
上記昇圧回路（８）によれば、出力電圧の基準となる昇
圧回路の入力電圧の検出値（比較手段の入力値）に制限
がかかるので、昇圧回路の出力電圧を制限比較電圧に応
じた適切な電圧範囲に制限することができる。

【００１９】また、本発明に係る昇圧回路（９）は、上
記昇圧回路（８）において、前記コレクタ電圧制限手段
が、エミッタが前記第２トランジスタのコレクタに接続
され、コレクタが接地され、最大基準電圧がベースに印
加されたＰＮＰ型の第３トランジスタから構成されてい
ることを特徴としている。上記昇圧回路（９）によれ
ば、前記コレクタ電圧制限手段を集積回路化が比較的容
易な回路素子により実現することができる。

【００２０】また、本発明に係る昇圧回路（１０）は、
上記昇圧回路（４）において、昇圧回路の最大出力電圧
を制限する電圧制限手段を備え、該電圧制限手段が、前
記第１トランジスタと前記比較手段との間に接続された
第３抵抗と、定電流回路と接地との間に接続された第４
抵抗と、コレクタ−ベース間が接続されたＮＰＮ型のト
ランジスタで構成されたダイオードとからなる基準最大
電圧生成手段と、前記第１トランジスタと前記第３抵抗
との接続点と、前記定電流回路と前記第４抵抗との接続
点とが各入力端子に接続された第２比較手段と、該第２
比較手段による比較結果により前記比較手段の前記制御
手段への出力を制限する出力制限手段とから構成されて
いることを特徴としている。

【００２１】上記昇圧回路（１０）によれば、出力電圧
が最大出力電圧を越えた場合に、昇圧制御用の制御信号
が遮断され、代わりに昇圧を抑える制御信号が前記制御
手段に出力されるようになるので、昇圧回路の出力電圧
を適切な電圧範囲に制限することができる。また、前記
電圧制限手段を集積回路化が比較的容易な回路素子によ
り実現することができる。

【００２２】また、本発明に係る昇圧回路（１１）は、
上記昇圧回路（１）〜（１０）のいずれかにおいて、前
記入力電源に接続されたコイルと、該コイルにアノード
が接続されたダイオードと、一端が前記ダイオードのカ
ソードに接続され、他端が接地されたコンデンサと、前
記コイルと前記ダイオードとの接続点と、接地との間を
接断するスイッチ手段とを備え、該スイッチ手段の接断
状態により昇圧電圧を制御する昇圧回路であって、前記
電圧制御手段が、前記スイッチ手段の接断状態を制御す
るものであることを特徴としている。

【００２３】上記昇圧回路（１１）によれば、前記スイ
ッチ手段の接断状態、つまり該スイッチ手段の接続状態
が長い程コイルのピーク電流値が大きくなり、その結果
前記スイッチ手段遮断時の起電圧が高くなり、前記コン
デンサへの印加電圧が上がって昇圧されることとなる。
つまり、前記スイッチ手段が制御出力により制御され、
所望の昇圧電圧が得られることとなる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態に係る
昇圧回路を図面に基づいて説明する。図１は実施の形態
（１）に係る昇圧回路を示す回路構成図であり、この昇
圧回路は例えば図９で示すような負荷制御回路のゲート
ドライバＧＤの駆動電源用に用いられる。

【００２５】昇圧回路の入力端子ｉｎには電源Ｖｉｎが
接続されており、入力端子ｉｎと出力端子ｏｕｔとの間
にはコイルＬとダイオードＤ（アノードが入力側）とが
直列に接続され、ダイオードＤと出力端子ｏｕｔとの間
には他端が接地されたコンデンサＣＬが接続されてい
る。また、昇圧回路の出力電圧は、抵抗Ｒａ、定電流回
路Ｉａの直列回路を介して接地され、これら抵抗Ｒａ、
定電流回路Ｉａの接続点がコンパレータで構成された誤
差検出回路ＣＭＰの非反転入力端子＋に接続されてい
る。この誤差検出回路ＣＭＰの反転入力端子−には、電
源Ｖｉｎが接続されている。そして、誤差検出回路ＣＭ
Ｐの比較結果が制御回路Ｓに入力されるようになってい
る。コイルＬとダイオードＤとの間には、コイルＬとダ
イオードＤとの接続点と、接地との間の接断制御を行う
スイッチングトランジスタＴｒが接続されており、この
スイッチングトランジスタＴｒの接断状態が制御回路Ｓ
により制御されるようになっている。また、誤差検出回
路ＣＭＰと制御回路Ｓとには、電源Ｖｉｎから動作電力
が供給されるようになっている。

【００２６】次に本昇圧回路の動作を説明する。図２
は、昇圧回路の入出力電圧特性を示すグラフである。誤
差検出回路ＣＭＰの反転入力端子−の入力電圧は電源電
圧Ｖｉｎである。また、誤差検出回路ＣＭＰの非反転入
力端子＋の入力電圧は、昇圧回路の出力電圧Ｖｏｕｔか
ら抵抗Ｒａによる電圧降下分を差し引いた電圧となる。
つまり、抵抗Ｒａには定電流回路Ｉａによる電流Ｉａが
流れるので、誤差検出回路ＣＭＰの非反転入力端子＋電
圧は、Ｖｏｕｔ−Ｒａ・Ｉａとなる。従って、誤差検
出回路ＣＭＰは、Ｖｏｕｔ−Ｒａ・ＩａがＶｉｎより高
くなると高電圧信号（Ｈ信号）を出力し、また逆の場合
には低電圧信号（Ｌ信号）を出力する。そして、制御回
路Ｓは、誤差検出回路ＣＭＰがＨ信号を出力している時
には、つまりＶｏｕｔ−Ｒａ・ＩａがＶｉｎより高い時
には、Ｈ信号の割合が低くなるようにスイッチングトラ
ンジスタＴｒ駆動用の出力パルス信号を調整する。これ
により、コイルＬに流れるピーク電流が低くなり、それ
に伴い昇圧回路の出力電圧Ｖｏｕｔ（Ｖｏｕｔ−Ｒａ・
Ｉａも）は低下する。

【００２７】逆に、誤差検出回路ＣＭＰがＬ信号を出力
している時には、つまりＶｏｕｔ−Ｒａ・ＩａがＶｉｎ
より低い時には、制御回路Ｓは、Ｈ信号の割合が高くな
るようにスイッチングトランジスタＴｒ駆動用の出力パ
ルス信号を調整する。これにより、コイルＬに流れるピ
ーク電流が高くなり、それに伴い昇圧回路の出力電圧Ｖ
ｏｕｔ（Ｖｏｕｔ−Ｒａ・Ｉａも）は上昇する。

【００２８】結局、このようなフィードバック制御が行
われ、昇圧回路の出力電圧Ｖｏｕｔは、Ｖｏｕｔ−Ｒａ
・ＩａとＶｉｎとが等しい状態、つまりＶｏｕｔ＝Ｖｉ
ｎ＋Ｒａ・Ｉａに制御されることとなる。そして、この
Ｒａ・Ｉａを負荷駆動用スイッチングトランジスタ（Ｎ
ｃｈＦＥＴ）（図９）の駆動に必要な電圧を供給できる
最低限の値、例えばＮｃｈＦＥＴのＶＧＳを少し越える
値に設定しておけば、負荷駆動用スイッチングトランジ
スタ（ＮｃｈＦＥＴ）を安定的に駆動させることができ
ることとなる。

【００２９】このように、本実施の形態（１）に係る昇
圧回路によれば、入力電圧Ｖｉｎに所定電圧（Ｒａ・Ｉ
ａ）を加えた電圧が出力電圧Ｖｏｕｔになるため、ゲー
トドライバＧＤには負荷駆動用スイッチングトランジス
タ（ＮｃｈＦＥＴ）を充分に駆動させることができ、か
つ無駄の少ない電圧を供給することができることとな
り、回路素子等の耐圧等を低く抑えることができ、昇圧
回路の小型化・低価格化を図ることができる。

【００３０】次に本発明の実施の形態（２）に係る昇圧
回路について説明する。図３は本発明の実施の形態
（２）に係る昇圧回路の構成を示す回路図であり、この
昇圧回路は例えば図９で示すような負荷制御回路のゲー
トドライバＧＤの駆動電源用に用いられる。尚、図１に
示した実施の形態（１）に係る昇圧回路と同じ機能を有
する構成部品については同じ符号を付し、その説明を省
略する。

【００３１】ＰＮＰ型のトランジスタＱ１のエミッタ
は、抵抗Ｒａ１を介して昇圧回路の出力端子ｏｕｔに接
続され、また定電流回路Ｉａを介して接地されている。
トランジスタＱ１のベースは基準電圧（電源）Ｖａに接
続され、コレクタはＮＰＮ型のトランジスタＱ３のコレ
クタに接続されている。トランジスタＱ３のエミッタは
接地され、コレクタ−ベース間は接続されている。ま
た、トランジスタＱ３のベースは、エミッタが接地され
たＮＰＮ型のトランジスタＱ４のベースに接続され、ト
ランジスタＱ３とトランジスタＱ４とにより、各コレク
タを入力端とする誤差検出回路が構成されている。トラ
ンジスタＱ４のコレクタには、ＰＮＰ型のトランジスタ
Ｑ２のコレクタが接続され、トランジスタＱ２のベース
は基準電圧（電源）Ｖａに接続されると共に、トランジ
スタＱ２のエミッタは抵抗Ｒａ２を介して入力電源（電
圧）Ｖｉｎに接続されている。そして、トランジスタＱ
４のコレクタがバッファ回路ＢＳを介して、制御回路Ｓ
に接続されている。

【００３２】次に本昇圧回路の動作を説明する。誤差検
出回路を構成するトランジスタＱ３、Ｑ４からの出力に
基づいて制御回路ＳがスイッチングトランジスタＴｒを
接断制御するので、フィードバック回路としてはトラン
ジスタＱ３、Ｑ４のコレクタ電流、つまりトランジスタ
Ｑ１、Ｑ２を流れる電流が等しくなるように制御が行わ
れることとなる。トランジスタＱ１、Ｑ２を流れる電流
ＩＱ１、ＩＱ２は、それぞれ、ＩＱ１＝（Ｖｏｕｔ−Ｖａ−ＶＢＥ）／Ｒａ１−ＩａＩＱ２＝（Ｖｉｎ−Ｖａ−ＶＢＥ）／Ｒａ２となる。上記式において、ＶＢＥはトランジスタＱ１、
Ｑ２のベース−エミッタ間電圧を示している。ここで、
抵抗値Ｒａ１、Ｒａ２をＲａに設定すると、ＩＱ１＝Ｉ
Ｑ２となるように制御されることから、Ｖｏｕｔ＝Ｖｉ
ｎ＋Ｒａ・Ｉａとなる。

【００３３】つまり、本実施の形態（２）に係る昇圧回
路でも、実施の形態（１）に係る昇圧回路と同様に、入
力電圧Ｖｉｎより所定電圧Ｒａ・Ｉａ分だけ高い出力電
圧Ｖｏｕｔを得ることができる。また、本実施の形態
（２）に係る昇圧回路では、トランジスタＱ１、Ｑ２の
エミッタ電圧はＶａ＋ＶＢＥに固定されるため、入力電
圧Ｖｉｎが高くなっても出力電圧Ｖｏｕｔは極端な高電
圧になることはなく、トランジスタＱ１、Ｑ２を大型で
高価格の高耐圧型にする必要がなく、回路素子等の耐圧
等を低く抑えて昇圧回路の小型化・低価格化を図ること
ができる。

【００３４】次に本発明の実施の形態（３）に係る昇圧
回路について説明する。図４は本発明の実施の形態
（３）に係る昇圧回路の構成を示す回路図であり、この
昇圧回路は例えば図９に示すような負荷制御回路のゲー
トドライバＧＤの駆動電源用に用いられる。尚、図１、
図２に示した実施の形態（１）、（２）に係る昇圧回路
と同じ機能を有する構成部品については同じ符号を付
し、その説明を省略する。

【００３５】ＰＮＰ型のトランジスタＱ１のエミッタ
は、抵抗Ｒａ１を介して昇圧回路の出力端子ｏｕｔに接
続され、また定電流回路Ｉａを介して接地されている。
またトランジスタＱ１のベースは基準電圧（電源）Ｖａ
に接続され、コレクタは抵抗Ｒｂ１を介して接地されて
いる。ＰＮＰ型のトランジスタＱ２のベースは基準電圧
（電源）Ｖａに接続され、トランジスタＱ２のエミッタ
は抵抗Ｒａ２を介して入力電源（電圧）Ｖｉｎに接続さ
れ、またトランジスタＱ２のコレクタは抵抗Ｒｂ２を介
して接地されている。そして、トランジスタＱ１、Ｑ２
のコレクタが各々、コンパレータで構成された誤差検出
回路ＣＰ２の反転入力端子−、非反転入力端子＋に接続
され、誤差検出回路ＣＰ２の検出結果が制御回路Ｓに出
力されるようになっている。

【００３６】次に本昇圧回路の動作を説明する。トラン
ジスタＱ１、Ｑ２のコレクタ電圧比較による誤差検出回
路ＣＭＰ２の出力に基づいて制御回路Ｓがスイッチング
トランジスタＴｒを接断制御するので、フィードバック
回路としてはトランジスタＱ１、Ｑ２のコレクタ電圧が
等しくなるように制御が行われる。

【００３７】トランジスタＱ１、Ｑ２を流れる電流ＩＱ
１、ＩＱ２は、それぞれＩＱ１＝（Ｖｏｕｔ−Ｖａ−ＶＢＥ）／Ｒａ１−ＩａＩＱ２＝（Ｖｉｎ−Ｖａ−ＶＢＥ）／Ｒａ２となる。上記式において、ＶＢＥはトランジスタＱ１、
Ｑ２のベース−エミッタ間電圧を示している。そして、
トランジスタＱ１、Ｑ２のコレクタ電圧が等しくなるよ
うに制御されることから、Ｒｂ１・ＩＱ１＝Ｒｂ２・Ｉ
Ｑ２となる。ここで、抵抗値Ｒａ１、Ｒａ２をＲａに、
抵抗値Ｒｂ１、Ｒｂ２をＲｂに設定すると、Ｖｏｕｔ＝
Ｖｉｎ＋Ｒａ・Ｉａとなる。

【００３８】つまり、本実施の形態（３）に係る昇圧回
路でも、実施の形態（１）（２）に係る昇圧回路と同様
に、入力電圧Ｖｉｎより所定電圧Ｒａ・Ｉａ分だけ高い
出力電圧Ｖｏｕｔを得ることができる。また、本実施の
形態（３）に係る昇圧回路では、実施の形態（２）に係
る昇圧回路と同様に、トランジスタＱ１、Ｑ２のエミッ
タ電圧はＶａ＋ＶＢＥに固定されるため、入力電圧Ｖｉ
ｎが高くなっても出力電圧Ｖｏｕｔは極端な高電圧にな
ることはなく、トランジスタＱ１、Ｑ２を大型で高価格
の高耐圧型にする必要がなく、回路素子等の耐圧等を低
く抑えて昇圧回路の小型化・低価格化を図ることができ
る。

【００３９】次に本発明の実施の形態（４）に係る昇圧
回路について説明する。図５は本発明の実施の形態
（４）に係る昇圧回路の構成を示す回路図であり、この
昇圧回路は例えば図９に示すような負荷制御回路のゲー
トドライバＧＤの駆動電源用に用いられる。尚、図１に
示した実施の形態（１）に係る昇圧回路と同じ機能を有
する構成部品については同じ符号を付し、その説明を省
略する。

【００４０】本実施の形態（４）に係る昇圧回路は、図
１に示した実施の形態（１）に係る昇圧回路に出力電圧
Ｖｏｕｔの制限機能が付加された構成となっている。つ
まり、出力端子ｏｕｔに、抵抗Ｒａ１、Ｒａ２の直列回
路からなり出力電圧Ｖｏｕｔを分圧する分圧回路が接続
され、その分圧電圧がコンパレータからなる誤差検出回
路ＣＰＭ２に入力されるように構成されている。そし
て、誤差検出回路ＣＰＭ２は、出力電圧Ｖｏｕｔの分圧
電圧を基準電圧ＶＲと比較し、その結果を制御回路Ｓに
出力するようになっている。

【００４１】制御回路Ｓでは、通常は図１に示した実施
の形態（１）に係る昇圧回路の場合と同じ制御を行い、
誤差検出回路ＣＰＭ２が、出力電圧Ｖｏｕｔが制限電圧
（ＶＲ・（Ｒａ１＋Ｒａ２）／Ｒａ２））を越えたこと
を検出した時には、それ以上出力電圧Ｖｏｕｔが上昇し
ないようにスイッチングトランジスタＴｒのオン時間の
割合を制御する。つまり、図６に示したように、通常、
出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに所定電圧Ｒａ・Ｉ
ａを加えた電圧となるが、出力電圧Ｖｏｕｔが制限電圧
（ＶＲ・（Ｒａ１＋Ｒａ２）／Ｒａ２））を越えようと
すると、その場合はこの制限電圧に出力電圧Ｖｏｕｔが
維持されることとなる。

【００４２】このように本実施の形態（４）に係る昇圧
回路によれば、出力電圧Ｖｏｕｔが無制限に上昇するの
を防ぐことができるので、平滑用のコンデンサＣＬの耐
電圧を低いものにすることができ、昇圧回路の小型化、
低価格化に有利となる。

【００４３】次に本発明の実施の形態（５）に係る昇圧
回路について説明する。図７は実施の形態（５）に係る
昇圧回路の構成を示す回路図であり、この昇圧回路は例
えば図９に示したような負荷制御回路のゲートドライバ
ＧＤの駆動電源用に用いられる。尚、図４に示した実施
の形態（３）に係る昇圧回路と同じ機能を有する構成部
品については同じ符号を付し、その説明を省略する。

【００４４】本実施の形態（５）に係る昇圧回路は、図
４に示した実施の形態（３）に係る昇圧回路に出力電圧
Ｖｏｕｔの制限機能が付加された構成となっている。具
体的には誤差検出回路ＣＰ２の非反転入力端子電圧（入
力電圧Ｖｉｎの検出端子）に電圧制限が施され、結果的
に出力電圧Ｖｏｕｔの制限機能が実現されたものとなっ
ている。

【００４５】回路構成は図７に示したように、誤差検出
回路ＣＰ２の非反転入力端子＋に、コレクタが接地さ
れ、ベースに基準電圧Ｖｂが印加されたＰＮＰ型のトラ
ンジスタＱ６のエミッタが接続された構成となってい
る。かかる構成となすことにより、誤差検出回路ＣＰ２
の非反転入力端子電圧は入力電圧Ｖｉｎが上昇しても、
Ｖｂ＋ＶＢＥ以上にはならず、出力電圧ＶｏｕｔもＶａ
＋ＶＢＥ＋Ｒａ１・Ｉａ＋（Ｖｂ＋ＶＢＥ）・Ｒａ／Ｒ
ｂに制限される。尚、入力電圧Ｖｉｎが制限電圧より低
い場合には、図４に示した実施の形態（３）に係る昇圧
回路の場合と同様の動作となる。

【００４６】このように本実施の形態（５）に係る昇圧
回路でも、出力電圧Ｖｏｕｔが無制限に上昇するのを防
ぐことができるので、平滑用のコンデンサＣＬの耐電圧
を低いものにすることができ、昇圧回路の小型化、低価
格化に有利となる。

【００４７】次に本発明の実施の形態（６）に係る昇圧
回路について説明する。図８は実施の形態（６）に係る
昇圧回路の構成を示す回路図であり、この昇圧回路は例
えば図９に示したような負荷制御回路のゲートドライバ
ＧＤの駆動電源用に用いられる。尚、図３に示した実施
の形態（２）に係る昇圧回路と同じ機能を有する構成部
品については同じ符号を付し、その説明を省略する。

【００４８】本実施の形態（６）に係る昇圧回路は、図
３に示した実施の形態（２）に係る昇圧回路に出力電圧
Ｖｏｕｔの制限機能が付加された構成となっている。具
体的には誤差検出回路を構成するトランジスタＱ３のコ
レクタ電流により出力電圧Ｖｏｕｔが検出され、電圧制
限が施され、出力電圧Ｖｏｕｔの制限機能が実現された
ものとなっている。

【００４９】回路構成は図８に示したように、トランジ
スタＱ３のコレクタ側に抵抗Ｒｃが接続・挿入され、こ
の抵抗ＲｃとトランジスタＱ１との接続点がコンパレー
タで構成された誤差検出回路ＣＭＰ３の非反転入力端子
＋に接続されている。また、電源と接地との間に介装さ
れた定電流回路Ｉｄ、抵抗Ｒｄ、ダイオード（本例では
トランジスタＱ５のコレクタ−ベース間を接続して実
現）の直列回路における、定電流回路Ｉｄと抵抗Ｒｄと
の接続点が、誤差検出回路ＣＭＰ３の反転入力端子−に
接続されている。そして、誤差検出回路ＣＭＰ３の出力
と反転回路Ｉｖの出力とがＮＯＲ回路の入力端子に接続
され、ＮＯＲ回路の出力が制御回路Ｓに入力されるよう
に構成されている。

【００５０】通常は、図３に示した実施の形態（２）に
係る昇圧回路の場合と同様の動作を行う。誤差検出回路
ＣＭＰ３の反転入力端子電圧Ｖ−はＶＢＥ（Ｑ５）＋Ｒｄ・Ｉｄとなり、非反転入力端子電圧Ｖ＋はＶＢＥ（Ｑ３）＋Ｒｃ・（（Ｖｏｕｔ−Ｖａ−ＶＢＥ）
／Ｒａ−Ｉａ）となる。出力電圧Ｖｏｕｔが上昇し、非反転入力端子電
圧Ｖ＋が反転入力端子電圧Ｖ−より大きくなると、つま
りＶｏｕｔ＞Ｒａ・（Ｒｄ・Ｉｄ／Ｒｃ＋Ｉａ）＋Ｖａ
＋ＶＢＥとなると、誤差検出回路ＣＭＰ３がハイ出力と
なる。このため、制御回路Ｓへの入力は反転回路Ｉｖに
関係なく常にロ−信号となり、スイッチングトランジス
タＴｒはオフ状態となって、出力電圧Ｖｏｕｔが制限さ
れることとなる。

【００５１】このように本実施の形態（６）に係る昇圧
回路でも、出力電圧Ｖｏｕｔが無制限に上昇するのを防
ぐことができるので、平滑用のコンデンサＣＬの耐電圧
を低いものにすることができ、昇圧回路の小型化、低価
格化に有利となる。また、ダイオード（トランジスタＱ
５）をトランジスタで実現しているので、電圧降下量等
の特性を他の回路素子（トランジスタ）と合わせ易い利
点も有している。

【図面の簡単な説明】

【図１】本発明の実施の形態（１）に係る昇圧回路を示
す回路構成図である。

【図２】図１に示した昇圧回路の入出力特性を示すグラ
フである。

【図３】本発明の実施の形態（２）に係る昇圧回路を示
す回路構成図である。

【図４】本発明の実施の形態（３）に係る昇圧回路を示
す回路構成図である。

【図５】本発明の実施の形態（４）に係る昇圧回路を示
す回路構成図である。

【図６】図５に示した昇圧回路の入出力特性を示すグラ
フである。

【図７】本発明の実施の形態（５）に係る昇圧回路を示
す回路構成図である。

【図８】本発明の実施の形態（６）に係る昇圧回路を示
す回路構成図である。

【図９】負荷駆動回路を示す回路構成図である。

【図１０】従来の昇圧回路を示す回路構成図である。

【図１１】従来の昇圧回路の入出力特性を示すグラフで
ある。

【符号の説明】

Ｖｉｎ・・・入力電源（電圧）Ｖｏｕｔ・・・出力電圧Ｔｒ・・・スイッチングトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６・・・トランジス
タ

Claims

【特許請求の範囲】

【請求項１】負荷と電源とを接断制御するためのスイ
ッチングトランジスタの制御端子に制御信号を出力する
駆動回路へ、電源電圧を昇圧させて電力を供給する昇圧
回路において、該昇圧回路の出力電圧を、該昇圧回路への入力電圧に所
定電圧を加えた電圧に制御する電圧制御手段を備えてい
ることを特徴とする昇圧回路。
【請求項２】前記電圧制御手段が、昇圧回路の出力電圧から所定電圧だけ降下させた電圧を
出力する電圧降下手段と、前記昇圧回路への入力電圧と、前記電圧降下手段の出力
電圧とを比較する比較手段と、該比較手段の比較結果に基づいて昇圧動作を制御する昇
圧制御手段とを備えていることを特徴とする請求項１記
載の昇圧回路。
【請求項３】前記電圧降下手段が、昇圧回路の出力端子と接地との間に直列接続された、第
１抵抗と定電流回路とから構成されていることを特徴と
する請求項２記載の昇圧回路。
【請求項４】前記電圧降下手段が、昇圧回路の出力端子に接続された第１抵抗と、該第１抵抗にエミッタが接続され、基準電圧にベースが
接続され、前記比較手段の入力端子にコレクタが接続さ
れたＰＮＰ型の第１トランジスタと、該第１トランジスタと接地との間に接続された定電流回
路とからなり、昇圧回路への入力電圧が、入力電源に接続された第２抵抗と、該第２抵抗にエミッタが接続され、基準電圧にベースが
接続され、前記比較手段の入力端子にコレクタが接続さ
れたＰＮＰ型の第２トランジスタとからなる入力電圧調
整回路とを介して前記比較手段に印加されるように構成
されていることを特徴とする請求項２記載の昇圧回路。
【請求項５】前記電圧降下手段が、昇圧回路の出力端子に接続された第１抵抗と、該第１抵抗にエミッタが接続され、基準電圧にベースが
接続され、前記比較手段の入力端子と、他端が接地され
た第２抵抗の一端とにコレクタが接続されたＰＮＰ型の
第１トランジスタと、該第１トランジスタと接地との間に接続された定電流回
路とからなり、昇圧回路への入力電圧が、入力電源に接続された第３抵抗と、該第３抵抗にエミッタが接続され、基準電圧にベースが
接続され、前記比較手段の入力端子と、他端が接地され
た第４抵抗の一端とにコレクタが接続されたＰＮＰ型の
第２トランジスタとからなる入力電圧調整回路とを介し
て前記比較手段に印加されるように構成されていること
を特徴とする請求項２記載の昇圧回路。
【請求項６】昇圧回路の最大出力電圧を制限する電圧
制限手段を備えていることを特徴とする請求項１〜５の
いずれかの項に記載の昇圧回路。
【請求項７】前記電圧制限手段が、昇圧回路の出力電圧を制限比較電圧と比較する制限比較
手段と、該制限比較手段の比較結果に基づいて昇圧動作を制限す
る昇圧制限手段とを備えていることを特徴とする請求項
６記載の昇圧回路。
【請求項８】昇圧回路の最大出力電圧を制限する電圧
制限手段を備え、該電圧制限手段が、前記第２トランジスタのコレクタ電
圧の最大電圧を制限するコレクタ電圧制限手段からなる
ことを特徴とする請求項５記載の昇圧回路。
【請求項９】前記コレクタ電圧制限手段が、エミッタが前記第２トランジスタのコレクタに接続さ
れ、コレクタが接地され、最大基準電圧がベースに印加
されたＰＮＰ型の第３トランジスタから構成されている
ことを特徴とする請求項８記載の昇圧回路。
【請求項１０】昇圧回路の最大出力電圧を制限する電
圧制限手段を備え、該電圧制限手段が、前記第１トランジスタと前記比較手段との間に接続され
た第３抵抗と、定電流回路と接地との間に接続された第４抵抗と、コレクタ−ベース間が接続されたＮＰＮ型のトランジス
タで構成されたダイオードとからなる基準最大電圧生成
手段と、前記第１トランジスタと前記第３抵抗との接続点と、前
記定電流回路と前記第４抵抗との接続点とが各入力端子
に接続された第２比較手段と、該第２比較手段による比較結果により前記比較手段の前
記制御手段への出力を制限する出力制限手段とから構成
されていることを特徴とする請求項４記載の昇圧回路。
【請求項１１】前記入力電源に接続されたコイルと、該コイルにアノードが接続されたダイオードと、一端が前記ダイオードのカソードに接続され、他端が接
地されたコンデンサと、前記コイルと前記ダイオードとの接続点と、接地との間
を接断するスイッチ手段とを備え、該スイッチ手段の接断状態により昇圧電圧を制御する昇
圧回路であって、前記電圧制御手段が、前記スイッチ手段の接断状態を制
御するものであることを特徴とする請求項１〜１０のい
ずれかの項に記載の昇圧回路。