JPH05128739A - クロツク再生回路 - Google Patents
クロツク再生回路Info
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- JPH05128739A JPH05128739A JP3290186A JP29018691A JPH05128739A JP H05128739 A JPH05128739 A JP H05128739A JP 3290186 A JP3290186 A JP 3290186A JP 29018691 A JP29018691 A JP 29018691A JP H05128739 A JPH05128739 A JP H05128739A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【目的】 ディジタルデータ中のジッタに拘らず、該デ
ィジタルデータを正しく読取ることのできるクロックを
再生する回路を提供する。 【構成】 ディジタルデータ中の立上り及び立下りに同
期したエッジパルスをエッジ検出回路３により発生し、
該エッジ検出回路３の出力を基準クロックの（Ｎ＋１）
周期分取出してパターンを構成し、該パターンにおける
エッジパルスの位置もしくはその有無等に応じたプリセ
ットデータをプリセットデータ発生回路４により発生
し、カウンタ５において該プリセットデータに基いて基
準クロックを計数することによって、ディジタルデータ
の１ビット期間中に常に含まれるクロックを発生する。
ィジタルデータを正しく読取ることのできるクロックを
再生する回路を提供する。 【構成】 ディジタルデータ中の立上り及び立下りに同
期したエッジパルスをエッジ検出回路３により発生し、
該エッジ検出回路３の出力を基準クロックの（Ｎ＋１）
周期分取出してパターンを構成し、該パターンにおける
エッジパルスの位置もしくはその有無等に応じたプリセ
ットデータをプリセットデータ発生回路４により発生
し、カウンタ５において該プリセットデータに基いて基
準クロックを計数することによって、ディジタルデータ
の１ビット期間中に常に含まれるクロックを発生する。
Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＩＰデータ等のデ
ィジタルデータに同期したクロックを再生する回路に関
するものである。
ィジタルデータに同期したクロックを再生する回路に関
するものである。
【０００２】
【従来の技術】追記型光ディスク（ＣＤ−ＷＯ）、光磁
気ディスク（ＣＤ−ＭＯ）等の記録可能な光ディスクに
は、予めわずかな振幅でうねっているトラックがスパイ
ラル状に刻まれている。前記トラックのうねりはその周
波数が22.05 ±１ｋＨz で変化しているが、この変化は
ＡＴＩＰ（Absolute Time In Progroove）データと呼ば
れる絶対時間情報の１ビットに対応する単位長さ（基準
周波数44.1ｋＨz の７周期分）毎に該ビットの内容、即
ち“１”又は“０”に応じたものとなっている。いいか
えれば、前記光ディスクには予めＡＴＩＰデータがトラ
ックのうねりの周波数変化として記録されていることに
なる。
気ディスク（ＣＤ−ＭＯ）等の記録可能な光ディスクに
は、予めわずかな振幅でうねっているトラックがスパイ
ラル状に刻まれている。前記トラックのうねりはその周
波数が22.05 ±１ｋＨz で変化しているが、この変化は
ＡＴＩＰ（Absolute Time In Progroove）データと呼ば
れる絶対時間情報の１ビットに対応する単位長さ（基準
周波数44.1ｋＨz の７周期分）毎に該ビットの内容、即
ち“１”又は“０”に応じたものとなっている。いいか
えれば、前記光ディスクには予めＡＴＩＰデータがトラ
ックのうねりの周波数変化として記録されていることに
なる。
【０００３】前記光ディスクにデータを記録する場合は
該光ディスクよりＡＴＩＰデータを読取り、これを基準
として記録しなければならないが、該ＡＴＩＰデータを
読取るにはこれに同期したクロックが必要となる。
該光ディスクよりＡＴＩＰデータを読取り、これを基準
として記録しなければならないが、該ＡＴＩＰデータを
読取るにはこれに同期したクロックが必要となる。
【０００４】従来、ＡＴＩＰデータに同期したクロック
を再生する場合は、図２に示すようにトラックのうねり
に対応した再生信号（ウォブル信号）（イ）を搬送波周
波数、即ち22.05 ｋＨz でＦＭ検波し、周波数の高低に
対応した信号（ロ）に変換し、さらにこれを所定のスレ
ッショルドレベル、例えば０［Ｖ］と比較して２値のデ
ータ、即ちＡＴＩＰデータ（ハ）に変換（波形整形）す
るとともに、該ＡＴＩＰデータ（ハ）の立上り及び立下
り（エッジ）に同期した6.3 ｋＨz のクロック（ニ）を
アナログＰＬＬ等を用いて再生していた。
を再生する場合は、図２に示すようにトラックのうねり
に対応した再生信号（ウォブル信号）（イ）を搬送波周
波数、即ち22.05 ｋＨz でＦＭ検波し、周波数の高低に
対応した信号（ロ）に変換し、さらにこれを所定のスレ
ッショルドレベル、例えば０［Ｖ］と比較して２値のデ
ータ、即ちＡＴＩＰデータ（ハ）に変換（波形整形）す
るとともに、該ＡＴＩＰデータ（ハ）の立上り及び立下
り（エッジ）に同期した6.3 ｋＨz のクロック（ニ）を
アナログＰＬＬ等を用いて再生していた。
【０００５】
【発明が解決しようとする課題】しかしながら、前記の
如くして求めたクロック（ニ）ではＡＴＩＰデータ
（ハ）にジッタが生じると、該クロック（ニ）のエッジ
とＡＴＩＰデータ（ハ）とが同期しなくなり、ＡＴＩＰ
データ（ハ）を正しく読取れなくなるという問題があっ
た。
如くして求めたクロック（ニ）ではＡＴＩＰデータ
（ハ）にジッタが生じると、該クロック（ニ）のエッジ
とＡＴＩＰデータ（ハ）とが同期しなくなり、ＡＴＩＰ
データ（ハ）を正しく読取れなくなるという問題があっ
た。
【０００６】本発明は前記従来の問題点に鑑み、ディジ
タルデータ中のジッタに拘らず、該ディジタルデータを
正しく読取ることのできるクロックを再生する回路を提
供することを目的とする。
タルデータ中のジッタに拘らず、該ディジタルデータを
正しく読取ることのできるクロックを再生する回路を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明では前記目的を達
成するため、１ビットのパルス幅が所定の基準クロック
の周期のＮ倍（Ｎは２以上の自然数）を有するディジタ
ルデータに同期したクロックを再生するクロック再生回
路において、ディジタルデータ中の立上り及び立下りを
検出し、これに同期した基準クロックの１周期以下の短
パルスを発生するエッジ検出回路と、プリセットデータ
の入力端子を有し、基準クロックを計数して計数終了時
にクロックを発生するカウンタと、前記エッジ検出回路
の出力を基準クロックの（Ｎ＋１）周期分取出してパタ
ーンを構成し、短パルスが該パターンの所定の位置にあ
る時又は短パルスが全くない時或いは短パルスが２つ以
上ある時は前記カウンタをＮ個目で計数終了させるプリ
セットデータを発生し、短パルスがパターンの所定の位
置より進んだ位置にある時は前記カウンタを（Ｎ−１）
個目で計数終了させるプリセットデータを発生し、短パ
ルスがパターンの所定の位置より遅れた位置にある時は
前記カウンタを（Ｎ＋１）個目で計数終了させるプリセ
ットデータを発生して前記カウンタに供給するプリセッ
トデータ発生回路とを備えたクロック再生回路を提案す
る。
成するため、１ビットのパルス幅が所定の基準クロック
の周期のＮ倍（Ｎは２以上の自然数）を有するディジタ
ルデータに同期したクロックを再生するクロック再生回
路において、ディジタルデータ中の立上り及び立下りを
検出し、これに同期した基準クロックの１周期以下の短
パルスを発生するエッジ検出回路と、プリセットデータ
の入力端子を有し、基準クロックを計数して計数終了時
にクロックを発生するカウンタと、前記エッジ検出回路
の出力を基準クロックの（Ｎ＋１）周期分取出してパタ
ーンを構成し、短パルスが該パターンの所定の位置にあ
る時又は短パルスが全くない時或いは短パルスが２つ以
上ある時は前記カウンタをＮ個目で計数終了させるプリ
セットデータを発生し、短パルスがパターンの所定の位
置より進んだ位置にある時は前記カウンタを（Ｎ−１）
個目で計数終了させるプリセットデータを発生し、短パ
ルスがパターンの所定の位置より遅れた位置にある時は
前記カウンタを（Ｎ＋１）個目で計数終了させるプリセ
ットデータを発生して前記カウンタに供給するプリセッ
トデータ発生回路とを備えたクロック再生回路を提案す
る。
【０００８】
【作用】本発明によれば、エッジ検出回路によりディジ
タルデータ中の立上り及び立下りに同期した短パルスが
発生され、プリセットデータ発生回路によりエッジ検出
回路の出力が基準クロックの（Ｎ＋１）周期分取出され
てパターンが構成され、該パターンにおける短パルスの
位置もしくはその有無等に応じたプリセットデータが発
生され、カウンタにおいて該プリセットデータに基いて
基準クロックが計数され、ディジタルデータの１ビット
期間中に常に含まれるクロックが発生される。
タルデータ中の立上り及び立下りに同期した短パルスが
発生され、プリセットデータ発生回路によりエッジ検出
回路の出力が基準クロックの（Ｎ＋１）周期分取出され
てパターンが構成され、該パターンにおける短パルスの
位置もしくはその有無等に応じたプリセットデータが発
生され、カウンタにおいて該プリセットデータに基いて
基準クロックが計数され、ディジタルデータの１ビット
期間中に常に含まれるクロックが発生される。
【０００９】
【実施例】図１は本発明のクロック再生回路の一実施例
を示すもので、図中、１は入力端子、２はＡＴＩＰデー
タ再生回路、３はエッジ検出回路、４はプリセットデー
タ発生回路、５はカウンタ、６，７は出力端子である。
を示すもので、図中、１は入力端子、２はＡＴＩＰデー
タ再生回路、３はエッジ検出回路、４はプリセットデー
タ発生回路、５はカウンタ、６，７は出力端子である。
【００１０】ＡＴＩＰデータ再生回路２は、44.1ｋＨz
を基準周波数とし且つ周波数逓倍（ここでは２倍）機能
を備えたＰＬＬによる周知のＦＭ検波回路と、コンパレ
ータ等による周知の波形整形回路とからなるもので、図
示しない光ヘッドの再生系より入力端子１を介して入力
されるウォブル信号をＦＭ検波し、ＡＴＩＰデータに変
換して出力端子６及びエッジ検出回路３へ送出するとと
もに、該ＡＴＩＰデータに同期した44.1ｋＨz の基準ク
ロックをエッジ検出回路３、プリセットデータ発生回路
４及びカウンタ５へ送出する。
を基準周波数とし且つ周波数逓倍（ここでは２倍）機能
を備えたＰＬＬによる周知のＦＭ検波回路と、コンパレ
ータ等による周知の波形整形回路とからなるもので、図
示しない光ヘッドの再生系より入力端子１を介して入力
されるウォブル信号をＦＭ検波し、ＡＴＩＰデータに変
換して出力端子６及びエッジ検出回路３へ送出するとと
もに、該ＡＴＩＰデータに同期した44.1ｋＨz の基準ク
ロックをエッジ検出回路３、プリセットデータ発生回路
４及びカウンタ５へ送出する。
【００１１】エッジ検出回路３は、図３に示すようにＤ
フリップフロップ３１及び３２と、イクスクルーシブオ
アゲート３３とからなるもので、ＡＴＩＰデータ及び4
4.1ｋＨz の基準クロックに基いてＡＴＩＰデータ中の
立上り及び立下りを検出し、これに同期した短パルス、
ここでは44.1ｋＨz の１周期分に相当するエッジパルス
を発生し、これをプリセットデータ発生回路４に送出す
る。
フリップフロップ３１及び３２と、イクスクルーシブオ
アゲート３３とからなるもので、ＡＴＩＰデータ及び4
4.1ｋＨz の基準クロックに基いてＡＴＩＰデータ中の
立上り及び立下りを検出し、これに同期した短パルス、
ここでは44.1ｋＨz の１周期分に相当するエッジパルス
を発生し、これをプリセットデータ発生回路４に送出す
る。
【００１２】プリセットデータ発生回路４は、図４に示
すようにシフトレジスタ401 と、オアゲート402 〜410
と、アンドゲート411 〜413 と、インバータ414 〜419
とからなるもので、エッジ検出回路３の出力、即ちエッ
ジパルスを44.1ｋＨz の基準クロックでシフトレジスタ
401 に順次格納し、基準クロックの８周期分に対応する
８ビットのパターンＱ０〜Ｑ７を構成し、これをオアゲ
ート402 〜410 、アンドゲート411 〜413 及びインバー
タ415 〜419 からなる組合せ論理回路で図５に示すよう
な２ビットのプリセットデータＤＡ，ＤＢに変換してカ
ウンタ５へ送出する。
すようにシフトレジスタ401 と、オアゲート402 〜410
と、アンドゲート411 〜413 と、インバータ414 〜419
とからなるもので、エッジ検出回路３の出力、即ちエッ
ジパルスを44.1ｋＨz の基準クロックでシフトレジスタ
401 に順次格納し、基準クロックの８周期分に対応する
８ビットのパターンＱ０〜Ｑ７を構成し、これをオアゲ
ート402 〜410 、アンドゲート411 〜413 及びインバー
タ415 〜419 からなる組合せ論理回路で図５に示すよう
な２ビットのプリセットデータＤＡ，ＤＢに変換してカ
ウンタ５へ送出する。
【００１３】カウンタ５は、図６に示すようにプリセッ
ト付の４ビットバイナリカウンタ５１と、インバータ５
２とからなるもので、該４ビットバイナリカウンタ５１
にはそのプリセットデータの入力端子Ｄ０，Ｄ１に前記
プリセットデータＤＡ，ＤＢが供給され、また、プリセ
ットデータの入力端子Ｄ２，Ｄ３に固定的な２ビットの
プリセットデータ“０”，“１”が供給されており、こ
れらのプリセットデータに基いて44.1ｋＨz の基準クロ
ックを計数し、計数終了時にクロック、即ちＡＴＩＰク
ロックを発生し、出力端子７に送出する。なお、該ＡＴ
ＩＰクロックはインバータ５２を介して４ビットバイナ
リカウンタ５１のプリセットイネーブル端子に入力され
ており、該ＡＴＩＰクロックの発生タイミングがプリセ
ットデータＤＡ，ＤＢのロードのタイミングとなってい
る。
ト付の４ビットバイナリカウンタ５１と、インバータ５
２とからなるもので、該４ビットバイナリカウンタ５１
にはそのプリセットデータの入力端子Ｄ０，Ｄ１に前記
プリセットデータＤＡ，ＤＢが供給され、また、プリセ
ットデータの入力端子Ｄ２，Ｄ３に固定的な２ビットの
プリセットデータ“０”，“１”が供給されており、こ
れらのプリセットデータに基いて44.1ｋＨz の基準クロ
ックを計数し、計数終了時にクロック、即ちＡＴＩＰク
ロックを発生し、出力端子７に送出する。なお、該ＡＴ
ＩＰクロックはインバータ５２を介して４ビットバイナ
リカウンタ５１のプリセットイネーブル端子に入力され
ており、該ＡＴＩＰクロックの発生タイミングがプリセ
ットデータＤＡ，ＤＢのロードのタイミングとなってい
る。
【００１４】前記回路において、通常、エッジパルスの
パターンＱ７〜Ｑ０は“０００００１００”又は“００
００１０００”であり、プリセットデータＤＢ，ＤＡは
“０”，“１”である。従って、前記４ビットバイナリ
カウンタ５１へのプリセットデータＤ３〜Ｄ０は“１０
０１”となり、１つ前のＡＴＩＰクロックから基準クロ
ックを７つ、即ちＡＴＩＰデータの１ビットに対応する
時間を計数した時、次のＡＴＩＰクロックを発生する如
くなっている。
パターンＱ７〜Ｑ０は“０００００１００”又は“００
００１０００”であり、プリセットデータＤＢ，ＤＡは
“０”，“１”である。従って、前記４ビットバイナリ
カウンタ５１へのプリセットデータＤ３〜Ｄ０は“１０
０１”となり、１つ前のＡＴＩＰクロックから基準クロ
ックを７つ、即ちＡＴＩＰデータの１ビットに対応する
時間を計数した時、次のＡＴＩＰクロックを発生する如
くなっている。
【００１５】ここで、回転速度の変動やウォブル信号を
再生する過程での誤差等により、ＡＴＩＰデータの１ビ
ットの幅が基準クロック１つ分以上異なった場合、即ち
エッジパルスのパターンが変化した場合はプリセットデ
ータＤＢ，ＤＡが変化し、これによって、４ビットバイ
ナリカウンタ５１へのプリセットデータＤ３〜Ｄ０も変
化して次のＡＴＩＰクロックの発生タイミングが変化す
る。
再生する過程での誤差等により、ＡＴＩＰデータの１ビ
ットの幅が基準クロック１つ分以上異なった場合、即ち
エッジパルスのパターンが変化した場合はプリセットデ
ータＤＢ，ＤＡが変化し、これによって、４ビットバイ
ナリカウンタ５１へのプリセットデータＤ３〜Ｄ０も変
化して次のＡＴＩＰクロックの発生タイミングが変化す
る。
【００１６】具体的には、例えばＡＴＩＰデータの１ビ
ットの幅が短くなり、エッジパルスのパターンＱ７〜Ｑ
０が“０００１００００”になると、プリセットデータ
ＤＢ，ＤＡは“１”，“０”となり、４ビットバイナリ
カウンタ５１へのプリセットデータＤ３〜Ｄ０は“１０
１０”となり、１つ前のＡＴＩＰクロックから基準クロ
ックを６つ計数した時、次のＡＴＩＰクロックを発生す
る。また、例えばＡＴＩＰデータの１ビットの幅が長く
なり、エッジパルスのパターンＱ７〜Ｑ０が“００００
００１０”になると、プリセットデータＤＢ，ＤＡは
“０”，“０”となり、４ビットバイナリカウンタ５１
へのプリセットデータＤ３〜Ｄ０は“１０００”とな
り、１つ前のＡＴＩＰクロックから基準クロックを８つ
計数した時、次のＡＴＩＰクロックを発生する如くなっ
ている。
ットの幅が短くなり、エッジパルスのパターンＱ７〜Ｑ
０が“０００１００００”になると、プリセットデータ
ＤＢ，ＤＡは“１”，“０”となり、４ビットバイナリ
カウンタ５１へのプリセットデータＤ３〜Ｄ０は“１０
１０”となり、１つ前のＡＴＩＰクロックから基準クロ
ックを６つ計数した時、次のＡＴＩＰクロックを発生す
る。また、例えばＡＴＩＰデータの１ビットの幅が長く
なり、エッジパルスのパターンＱ７〜Ｑ０が“００００
００１０”になると、プリセットデータＤＢ，ＤＡは
“０”，“０”となり、４ビットバイナリカウンタ５１
へのプリセットデータＤ３〜Ｄ０は“１０００”とな
り、１つ前のＡＴＩＰクロックから基準クロックを８つ
計数した時、次のＡＴＩＰクロックを発生する如くなっ
ている。
【００１７】また、ＡＴＩＰデータにおいてデータ
“０”又は“１”が２つ以上連続すると、エッジパルス
が発生されなくなり、エッジパルスのパターンＱ７〜Ｑ
０は“００００００００”となるが、この時、プリセッ
トデータＤＢ，ＤＡは正常な場合と同様な“０”，
“１”になり、４ビットバイナリカウンタ５１へのプリ
セットデータＤ３〜Ｄ０は“１００１”となり、１つ前
のＡＴＩＰクロックから基準クロックを７つ計数した
時、次のＡＴＩＰクロックを発生する。さらにまた、ノ
イズ等によりエッジパルスのパターンＱ７〜Ｑ０中に
“１”が２つ以上発生した場合（図５中のパターン“そ
の他”に該当）もプリセットデータＤＢ，ＤＡは正常な
場合と同様な“０”，“１”になり、４ビットバイナリ
カウンタ５１へのプリセットデータＤ３〜Ｄ０は“１０
０１”となり、１つ前のＡＴＩＰクロックから基準クロ
ックを７つ計数した時、次のＡＴＩＰクロックを発生す
る如くなっている。
“０”又は“１”が２つ以上連続すると、エッジパルス
が発生されなくなり、エッジパルスのパターンＱ７〜Ｑ
０は“００００００００”となるが、この時、プリセッ
トデータＤＢ，ＤＡは正常な場合と同様な“０”，
“１”になり、４ビットバイナリカウンタ５１へのプリ
セットデータＤ３〜Ｄ０は“１００１”となり、１つ前
のＡＴＩＰクロックから基準クロックを７つ計数した
時、次のＡＴＩＰクロックを発生する。さらにまた、ノ
イズ等によりエッジパルスのパターンＱ７〜Ｑ０中に
“１”が２つ以上発生した場合（図５中のパターン“そ
の他”に該当）もプリセットデータＤＢ，ＤＡは正常な
場合と同様な“０”，“１”になり、４ビットバイナリ
カウンタ５１へのプリセットデータＤ３〜Ｄ０は“１０
０１”となり、１つ前のＡＴＩＰクロックから基準クロ
ックを７つ計数した時、次のＡＴＩＰクロックを発生す
る如くなっている。
【００１８】図７は図１の回路の動作を示す信号波形及
びプリセットデータを示すもので、以下、これに従って
前記回路の動作を説明する。
びプリセットデータを示すもので、以下、これに従って
前記回路の動作を説明する。
【００１９】まず、ＡＴＩＰデータ再生回路２よりジッ
タのないＡＴＩＰデータａ及び基準クロックｂが出力さ
れた場合、エッジパルスｃはデータ“０”又は“１”が
２つ以上連続しない状態では基準クロック７つ毎に出力
される。従って、ＡＴＩＰクロックｄの発生時における
エッジパルスのパターンＱ７〜Ｑ０は“０００００１０
０”となり、プリセットされるプリセットデータ（Ｄ
Ｂ，ＤＡ）ｅは“０，１”となり、次のＡＴＩＰクロッ
クｄは基準クロックを７つ計数した時に発生する。ま
た、ＡＴＩＰデータａにおいてデータ“０”が２つ連続
しているところではエッジパルスが発生しない。従っ
て、ＡＴＩＰクロックｄの発生時におけるエッジパルス
のパターンＱ７〜Ｑ０は“００００００００”となり、
プリセットされるプリセットデータ（ＤＢ，ＤＡ）ｅは
前記同様に“０，１”となり、次のＡＴＩＰクロックｄ
は基準クロックを７つ計数した時に発生する。
タのないＡＴＩＰデータａ及び基準クロックｂが出力さ
れた場合、エッジパルスｃはデータ“０”又は“１”が
２つ以上連続しない状態では基準クロック７つ毎に出力
される。従って、ＡＴＩＰクロックｄの発生時における
エッジパルスのパターンＱ７〜Ｑ０は“０００００１０
０”となり、プリセットされるプリセットデータ（Ｄ
Ｂ，ＤＡ）ｅは“０，１”となり、次のＡＴＩＰクロッ
クｄは基準クロックを７つ計数した時に発生する。ま
た、ＡＴＩＰデータａにおいてデータ“０”が２つ連続
しているところではエッジパルスが発生しない。従っ
て、ＡＴＩＰクロックｄの発生時におけるエッジパルス
のパターンＱ７〜Ｑ０は“００００００００”となり、
プリセットされるプリセットデータ（ＤＢ，ＤＡ）ｅは
前記同様に“０，１”となり、次のＡＴＩＰクロックｄ
は基準クロックを７つ計数した時に発生する。
【００２０】次に、ＡＴＩＰデータ再生回路２よりパル
ス幅の短い部分を含むＡＴＩＰデータｆが出力された場
合、エッジパルスｇも基準クロック７つより短い間隔を
含んで出力される。ここで、ＡＴＩＰクロックｈの発生
時におけるエッジパルスのパターンＱ７〜Ｑ０が“００
０１００００”になると、プリセットされるプリセット
データ（ＤＢ，ＤＡ）ｉは“１，０”となり、次のＡＴ
ＩＰクロックｈは基準クロックを６つ計数した時に発生
する。また、ＡＴＩＰデータｆにおいてデータ“０”が
２つ連続しているところでは前記同様にエッジパルスの
パターンＱ７〜Ｑ０が“００００００００”となり、Ａ
ＴＩＰクロックｈの発生時にプリセットされるプリセッ
トデータ（ＤＢ，ＤＡ）ｉは“０，１”となり、次のＡ
ＴＩＰクロックｈは基準クロックを７つ計数した時に発
生する。
ス幅の短い部分を含むＡＴＩＰデータｆが出力された場
合、エッジパルスｇも基準クロック７つより短い間隔を
含んで出力される。ここで、ＡＴＩＰクロックｈの発生
時におけるエッジパルスのパターンＱ７〜Ｑ０が“００
０１００００”になると、プリセットされるプリセット
データ（ＤＢ，ＤＡ）ｉは“１，０”となり、次のＡＴ
ＩＰクロックｈは基準クロックを６つ計数した時に発生
する。また、ＡＴＩＰデータｆにおいてデータ“０”が
２つ連続しているところでは前記同様にエッジパルスの
パターンＱ７〜Ｑ０が“００００００００”となり、Ａ
ＴＩＰクロックｈの発生時にプリセットされるプリセッ
トデータ（ＤＢ，ＤＡ）ｉは“０，１”となり、次のＡ
ＴＩＰクロックｈは基準クロックを７つ計数した時に発
生する。
【００２１】次に、ＡＴＩＰデータ再生回路２よりパル
ス幅の長い部分を含むＡＴＩＰデータｊが出力された場
合、エッジパルスｋも基準クロック７つより長い間隔を
含んで出力される。ここで、ＡＴＩＰクロックｌの発生
時におけるエッジパルスのパターンＱ７〜Ｑ０が“００
００００１０”になると、プリセットされるプリセット
データ（ＤＢ，ＤＡ）ｍは“０，０”となり、次のＡＴ
ＩＰクロックｌは基準クロックを８つ計数した時に発生
する。また、ＡＴＩＰデータｊにおいてデータ“１”が
２つ連続しているところでは前記同様にエッジパルスの
パターンＱ７〜Ｑ０が“００００００００”となり、Ａ
ＴＩＰクロックｌの発生時にプリセットされるプリセッ
トデータ（ＤＢ，ＤＡ）ｍは“０，１”となり、次のＡ
ＴＩＰクロックｌは基準クロックを７つ計数した時に発
生する。
ス幅の長い部分を含むＡＴＩＰデータｊが出力された場
合、エッジパルスｋも基準クロック７つより長い間隔を
含んで出力される。ここで、ＡＴＩＰクロックｌの発生
時におけるエッジパルスのパターンＱ７〜Ｑ０が“００
００００１０”になると、プリセットされるプリセット
データ（ＤＢ，ＤＡ）ｍは“０，０”となり、次のＡＴ
ＩＰクロックｌは基準クロックを８つ計数した時に発生
する。また、ＡＴＩＰデータｊにおいてデータ“１”が
２つ連続しているところでは前記同様にエッジパルスの
パターンＱ７〜Ｑ０が“００００００００”となり、Ａ
ＴＩＰクロックｌの発生時にプリセットされるプリセッ
トデータ（ＤＢ，ＤＡ）ｍは“０，１”となり、次のＡ
ＴＩＰクロックｌは基準クロックを７つ計数した時に発
生する。
【００２２】
【発明の効果】以上説明したように本発明によれば、デ
ィジタルデータ中からエッジを検出し、これに同期した
短パルスを発生し、該短パルスを含むディジタルデータ
の１ビットに対応する期間より長いパターンを構成して
ディジタルデータ中のエッジの位置を示すデータとな
し、該パターン中の短パルスの位置に応じてカウンタへ
のプリセットデータを変え、クロックの発生タイミング
を変えるようになしたため、ディジタルデータにジッタ
が発生してもパターン中の短パルスの位置からこれを検
出し、該短パルスがパターンの所定の位置に近づくよう
に、即ちクロックの発生タイミングがディジタルデータ
の１ビット期間の中央付近に近づくように修正でき、従
って、ディジタルデータの１ビット期間中に常に含まれ
るクロックを発生することができ、ディジタルデータを
常に正しく読取ることができる。
ィジタルデータ中からエッジを検出し、これに同期した
短パルスを発生し、該短パルスを含むディジタルデータ
の１ビットに対応する期間より長いパターンを構成して
ディジタルデータ中のエッジの位置を示すデータとな
し、該パターン中の短パルスの位置に応じてカウンタへ
のプリセットデータを変え、クロックの発生タイミング
を変えるようになしたため、ディジタルデータにジッタ
が発生してもパターン中の短パルスの位置からこれを検
出し、該短パルスがパターンの所定の位置に近づくよう
に、即ちクロックの発生タイミングがディジタルデータ
の１ビット期間の中央付近に近づくように修正でき、従
って、ディジタルデータの１ビット期間中に常に含まれ
るクロックを発生することができ、ディジタルデータを
常に正しく読取ることができる。
【図１】本発明のクロック再生回路の一実施例を示す構
成図
成図
【図２】従来のクロック再生のようすを示す信号波形図
【図３】エッジ検出回路の詳細を示す回路図
【図４】プリセットデータ発生回路の詳細を示す回路図
【図５】エッジパルスのパターンとプリセットデータと
の対応を示す説明図
の対応を示す説明図
【図６】カウンタの詳細を示す回路図
【図７】図１の回路の動作を示す信号波形及びプリセッ
トデータを示す説明図
トデータを示す説明図
２…ＡＴＩＰデータ再生回路、３…エッジ検出回路、４
…プリセットデータ発生回路、５…カウンタ。
…プリセットデータ発生回路、５…カウンタ。
Claims (1)
- 【請求項１】 １ビットのパルス幅が所定の基準クロッ
クの周期のＮ倍（Ｎは２以上の自然数）を有するディジ
タルデータに同期したクロックを再生するクロック再生
回路において、 ディジタルデータ中の立上り及び立下りを検出し、これ
に同期した基準クロックの１周期以下の短パルスを発生
するエッジ検出回路と、 プリセットデータの入力端子を有し、基準クロックを計
数して計数終了時にクロックを発生するカウンタと、 前記エッジ検出回路の出力を基準クロックの（Ｎ＋１）
周期分取出してパターンを構成し、短パルスが該パター
ンの所定の位置にある時又は短パルスが全くない時或い
は短パルスが２つ以上ある時は前記カウンタをＮ個目で
計数終了させるプリセットデータを発生し、短パルスが
パターンの所定の位置より進んだ位置にある時は前記カ
ウンタを（Ｎ−１）個目で計数終了させるプリセットデ
ータを発生し、短パルスがパターンの所定の位置より遅
れた位置にある時は前記カウンタを（Ｎ＋１）個目で計
数終了させるプリセットデータを発生して前記カウンタ
に供給するプリセットデータ発生回路とを備えたことを
特徴とするクロック再生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290186A JP2587556B2 (ja) | 1991-11-06 | 1991-11-06 | クロック再生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3290186A JP2587556B2 (ja) | 1991-11-06 | 1991-11-06 | クロック再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05128739A true JPH05128739A (ja) | 1993-05-25 |
| JP2587556B2 JP2587556B2 (ja) | 1997-03-05 |
Family
ID=17752867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3290186A Expired - Lifetime JP2587556B2 (ja) | 1991-11-06 | 1991-11-06 | クロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2587556B2 (ja) |
-
1991
- 1991-11-06 JP JP3290186A patent/JP2587556B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2587556B2 (ja) | 1997-03-05 |
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| Date | Code | Title | Description |
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