JPS59172180A - 記録デイスクの記録トラツク線速度検出装置 - Google Patents
記録デイスクの記録トラツク線速度検出装置Info
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- JPS59172180A JPS59172180A JP58046919A JP4691983A JPS59172180A JP S59172180 A JPS59172180 A JP S59172180A JP 58046919 A JP58046919 A JP 58046919A JP 4691983 A JP4691983 A JP 4691983A JP S59172180 A JPS59172180 A JP S59172180A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
- G11B19/20—Driving; Starting; Stopping; Control thereof
- G11B19/24—Arrangements for providing constant relative speed between record carrier and head
Landscapes
- Control Of Electric Motors In General (AREA)
- Rotational Drive Of Disk (AREA)
- Control Of Velocity Or Acceleration (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記録ディスクの記録トラック線速度検出装置に
関し、特にディジタル情報がＣＬＶ（定線速度）記録方
式により記録された記録ディスクの記録トラック線速度
検出装置に関する。
関し、特にディジタル情報がＣＬＶ（定線速度）記録方
式により記録された記録ディスクの記録トラック線速度
検出装置に関する。
近年オーディオ信号等のアナログ情報をＰＣＭ（パルス
符号変調）化してｌ又は０のディジタル信号形式で記録
媒体に記録する技術が研究され実 ゛用化されている。
符号変調）化してｌ又は０のディジタル信号形式で記録
媒体に記録する技術が研究され実 ゛用化されている。
この場合、ディノタル信号の復調を容易にするためにい
わゆるセルフクロッキング可能な変調方式により、−！
たよシ高密度記録をなすべく回転角速度一定力式ではな
く、すべての記録トラックの線速度を一定とした定線速
度（ＣＬＶ）方式にて記録されることが多い。かかるＣ
ＬＶディスクの再生に当っては、定線速度となるように
ディスクの回転を制御する必要があり、そのために再生
信号から所定周波数の再生クロック情報を抽出してこの
クロック信号を元にして一定間隔をもって挿入記録され
たフレームシンク信号を検出し、このフレームシンク信
号に基づいてスげンドルサーポを行っている。
わゆるセルフクロッキング可能な変調方式により、−！
たよシ高密度記録をなすべく回転角速度一定力式ではな
く、すべての記録トラックの線速度を一定とした定線速
度（ＣＬＶ）方式にて記録されることが多い。かかるＣ
ＬＶディスクの再生に当っては、定線速度となるように
ディスクの回転を制御する必要があり、そのために再生
信号から所定周波数の再生クロック情報を抽出してこの
クロック信号を元にして一定間隔をもって挿入記録され
たフレームシンク信号を検出し、このフレームシンク信
号に基づいてスげンドルサーポを行っている。
この変調方式の一例としてＥＰＭ （Ｅｉｇｈｔ ’ｔ
。
。
Ｆｏｕｒｔｅｅ？１．Ｍｏｄ、ｕｌａｔｉｏｎ）方式が
ある。この方式では、１フレームは例えば５８８ビツト
からなシ、データ信号はＥＦＭ方式で８ピツト毎に所定
変換表（図示せず）に従って１４ビツトに変換され３ビ
ツトの調整ビットが付加されて１７ビノトを一単位とし
、■のときは論理Ｈレベルから論理Ｌレベルへの反転又
はその逆の反転があり、０のときは反転がないように５
すなわちＮＲＺＩ：の形で記録される。
ある。この方式では、１フレームは例えば５８８ビツト
からなシ、データ信号はＥＦＭ方式で８ピツト毎に所定
変換表（図示せず）に従って１４ビツトに変換され３ビ
ツトの調整ビットが付加されて１７ビノトを一単位とし
、■のときは論理Ｈレベルから論理Ｌレベルへの反転又
はその逆の反転があり、０のときは反転がないように５
すなわちＮＲＺＩ：の形で記録される。
各フレームの冒頭には、第１ビツトが１、第２ビツト乃
至第１１ビツトが０、第１２ビツトが１、第１３ビツト
か乃至第２２ビツトがＯ５第２３ビツトが１となるよう
にフレームシ／り信号が記録されている。このフレーム
シンク信号を基準として５８８ビツトの所定位置に制御
信号が配される。そして全体を通じて、■と１との間に
は２個以上１０個以下の０が配置されるように信号処理
がなされる。すなわち、信号レベルの最小反転間隔は３
Ｔ（Ｔはビットセルの長さ）、最大反転間隔は１１Ｔと
される。そして、フレームシンク信号以外の部分では最
大反転間隔が２回以上連続しないようになっており、フ
レームシンク信号ノやターンはこの最大反転間隔が２回
連続するようＫなされている。
至第１１ビツトが０、第１２ビツトが１、第１３ビツト
か乃至第２２ビツトがＯ５第２３ビツトが１となるよう
にフレームシ／り信号が記録されている。このフレーム
シンク信号を基準として５８８ビツトの所定位置に制御
信号が配される。そして全体を通じて、■と１との間に
は２個以上１０個以下の０が配置されるように信号処理
がなされる。すなわち、信号レベルの最小反転間隔は３
Ｔ（Ｔはビットセルの長さ）、最大反転間隔は１１Ｔと
される。そして、フレームシンク信号以外の部分では最
大反転間隔が２回以上連続しないようになっており、フ
レームシンク信号ノやターンはこの最大反転間隔が２回
連続するようＫなされている。
かかるディジタル信号を有する記録ディスクの回転制御
をなすには、記録トラックの線速度を検出する必要があ
るが、そのために例えばフレームシンク信号である最大
反転間隔を検出してこの間隔に対応した速度検出信号を
発生する方法がある。
をなすには、記録トラックの線速度を検出する必要があ
るが、そのために例えばフレームシンク信号である最大
反転間隔を検出してこの間隔に対応した速度検出信号を
発生する方法がある。
更に具体的に述べれば、再生ＥＩｉ”Ｍ信号の立上り及
び立下りエツジに同期したエツジパルスを発生させ、こ
のエツジ・やルスにより略一定傾斜の傾斜状信号をトリ
がせしめて次のエツジパルスによってこの傾斜状信号を
リセットさせるようにし、この傾斜状信号のピークレベ
ルをピークホールド処理してこのホールド出力を速度検
出信号とするものである。
び立下りエツジに同期したエツジパルスを発生させ、こ
のエツジ・やルスにより略一定傾斜の傾斜状信号をトリ
がせしめて次のエツジパルスによってこの傾斜状信号を
リセットさせるようにし、この傾斜状信号のピークレベ
ルをピークホールド処理してこのホールド出力を速度検
出信号とするものである。
かかる方法では、傾斜状信号発生及びザ／ｆルホールド
等の信号処理回路にコンデンサを用いる必要があるため
に、集積回路化に著しい不利を及ぼすと共に、時定数の
経時変化や温度変化等によシ信頼性が劣化する欠点があ
る。
等の信号処理回路にコンデンサを用いる必要があるため
に、集積回路化に著しい不利を及ぼすと共に、時定数の
経時変化や温度変化等によシ信頼性が劣化する欠点があ
る。
従って、本発明はコンデンサを用いることなく集積化が
容易でかつ信頼性の高い記録ディスクの記録トラック線
速度検出装置を提供することを目的としている。
容易でかつ信頼性の高い記録ディスクの記録トラック線
速度検出装置を提供することを目的としている。
本発明による記録トラック線速度検出装置は、復調用ク
ロック信号のＮ倍（Ｎは整数）の周波数を有する基準ク
ロック信号を発生する手段と、読取られた信号の立上シ
及び立下シエッジを検出して基準クロック信号に同期し
たエツジ）４ルスを発生する手段と、エツジ・セルフを
入力とし基準クロック信号によりシフト動作をなすシフ
トレジスタとを有し、このシフトレジスタの段数を、記
録トラック線速度が正規のときの同期信号（フレームシ
ンク）の発生期間内に生ずべき基準クロック信号の数よ
り大なる数の段数に設定しておき、このシフトレ・ゾス
タの各段の出力内容に応じて記録トラック線速度を検出
するようにしたことを特徴とする。
ロック信号のＮ倍（Ｎは整数）の周波数を有する基準ク
ロック信号を発生する手段と、読取られた信号の立上シ
及び立下シエッジを検出して基準クロック信号に同期し
たエツジ）４ルスを発生する手段と、エツジ・セルフを
入力とし基準クロック信号によりシフト動作をなすシフ
トレジスタとを有し、このシフトレジスタの段数を、記
録トラック線速度が正規のときの同期信号（フレームシ
ンク）の発生期間内に生ずべき基準クロック信号の数よ
り大なる数の段数に設定しておき、このシフトレ・ゾス
タの各段の出力内容に応じて記録トラック線速度を検出
するようにしたことを特徴とする。
以下に、本発明を図面を用いて説明する。
第１図、第３図及び第４図は本発明の実施例回路図であ
る。先ず第１図を参照するに、図示せぬピックアップに
より読取られたＥＦＭ信号（Ｂ）は、ＰＬＬ（フェイズ
ロックドルーツ）回路ｌに入力されて当該信号（Ｂ）中
に含まれている復調用のセルフクロック（マスタクロッ
ク）が抽出されて図示せぬ復調部へ送出される。当該Ｅ
ＦＭ信号（Ｂ）はＤＦＦ（ディレイド７リノグフロソグ
）２のデータ入力となり、このＤＦ’Ｆ２のＱ出力（Ｃ
）はＤＰＦ ３のデータ入力となっている。ＤＦＦ ２
及び３の各Ｑ出力（Ｃ）及び（Ｄ）はエクスクルーシプ
オアヶ゛−ト４の２人力となっている。
る。先ず第１図を参照するに、図示せぬピックアップに
より読取られたＥＦＭ信号（Ｂ）は、ＰＬＬ（フェイズ
ロックドルーツ）回路ｌに入力されて当該信号（Ｂ）中
に含まれている復調用のセルフクロック（マスタクロッ
ク）が抽出されて図示せぬ復調部へ送出される。当該Ｅ
ＦＭ信号（Ｂ）はＤＦＦ（ディレイド７リノグフロソグ
）２のデータ入力となり、このＤＦ’Ｆ２のＱ出力（Ｃ
）はＤＰＦ ３のデータ入力となっている。ＤＦＦ ２
及び３の各Ｑ出力（Ｃ）及び（Ｄ）はエクスクルーシプ
オアヶ゛−ト４の２人力となっている。
一方、クロック信号発生器５が設けられておシ、復調用
のマスタクロックの周波数ｆ（１／Ｔ）の２倍の周波数
２ｆを有する基準りｏツク信号（Ａ）が発生される。こ
の基準クロック信号（Ａ）によりＤＦＦ２及び３が動作
すると共に、４７段からなるシフトレジスタ６のシフト
動作がこのクロック信号（Ａ、 ）により制御されるよ
うになっている。このシフトレジスタ６はケ゛−ト４の
出力（Ｂ）を入力としており、このシフトレジスタ６に
よりフレームシンクツヤターン長を検知するのである。
のマスタクロックの周波数ｆ（１／Ｔ）の２倍の周波数
２ｆを有する基準りｏツク信号（Ａ）が発生される。こ
の基準クロック信号（Ａ）によりＤＦＦ２及び３が動作
すると共に、４７段からなるシフトレジスタ６のシフト
動作がこのクロック信号（Ａ、 ）により制御されるよ
うになっている。このシフトレジスタ６はケ゛−ト４の
出力（Ｂ）を入力としており、このシフトレジスタ６に
よりフレームシンクツヤターン長を検知するのである。
ことで、正規線速度時のシンクパターン長は１．１ Ｔ
＋１１ Ｔ ＝２２ Ｔであり、シフトレジスタ６の
シフトクロックパルス（Ａ）の周期は本例ではちである
から、正規シンク・やターン長２２Ｔをこのシフトレジ
スタ６により検出するには最ａｆ５Ｊ４４個の段数を必
要とする（正規シンク・ぐターン発生期間２２Ｔ内に生
ずべきシフトクロック・やルスの数に相当する）。
＋１１ Ｔ ＝２２ Ｔであり、シフトレジスタ６の
シフトクロックパルス（Ａ）の周期は本例ではちである
から、正規シンク・やターン長２２Ｔをこのシフトレジ
スタ６により検出するには最ａｆ５Ｊ４４個の段数を必
要とする（正規シンク・ぐターン発生期間２２Ｔ内に生
ずべきシフトクロック・やルスの数に相当する）。
正規線速度よりも実際の速度が遅くなって２２Ｔが２３
．５Ｔ″！、で伸長した場合をも検出可能とすると、４
４段の他に更に３段の追加を必要とする。そこで、シフ
トレジスタ６の段数として上述の如く４７段に設定して
いるのである。尚、シフトレジスタ６の中央（Ｘで示す
）を境にして、右側２３段を左端か、 ら順次１〜２３
とし、また左側２４段を右端から順次−１〜−２４とし
て示している。
．５Ｔ″！、で伸長した場合をも検出可能とすると、４
４段の他に更に３段の追加を必要とする。そこで、シフ
トレジスタ６の段数として上述の如く４７段に設定して
いるのである。尚、シフトレジスタ６の中央（Ｘで示す
）を境にして、右側２３段を左端か、 ら順次１〜２３
とし、また左側２４段を右端から順次−１〜−２４とし
て示している。
第２図は第１図の回路の動作タイミングチャートであり
、図（Ａ）〜（Ｅ）は第１図の回路の各部信号（Ａ）〜
（Ｅ）の信号波形を夫々対応して示し、図（Ｆ）はシフ
トレジスタ６の各段のＱ、Ｑ出力状態を夫々示している
。図（Ａ）Ｋ示す基準となるシフトクロック・やルスに
対し再生ＥＦＭ信号の正規線速度時のシンクパターンが
図（Ｂ）の如くであるとする。ＤＦＦ’ ２及び３の各
Ｑ出力は図（Ｃ）及び（Ｄ）の様になって夫々シフトク
ロックパルスに同期したシンクツ９ターン波形となり、
ＤＦ’Ｆ’３のＱ出力（Ｄ）はＤＦＦ’ ２のＱ出力（
Ｃ）Ｋ対し１シフトクロツクパルス（Ｔ／２）だけ遅延
したものとなっている。
、図（Ａ）〜（Ｅ）は第１図の回路の各部信号（Ａ）〜
（Ｅ）の信号波形を夫々対応して示し、図（Ｆ）はシフ
トレジスタ６の各段のＱ、Ｑ出力状態を夫々示している
。図（Ａ）Ｋ示す基準となるシフトクロック・やルスに
対し再生ＥＦＭ信号の正規線速度時のシンクパターンが
図（Ｂ）の如くであるとする。ＤＦＦ’ ２及び３の各
Ｑ出力は図（Ｃ）及び（Ｄ）の様になって夫々シフトク
ロックパルスに同期したシンクツ９ターン波形となり、
ＤＦ’Ｆ’３のＱ出力（Ｄ）はＤＦＦ’ ２のＱ出力（
Ｃ）Ｋ対し１シフトクロツクパルス（Ｔ／２）だけ遅延
したものとなっている。
両Ｑ出力を２人力とするエクスクルーシブオアケ８−ト
４の出力は図（Ｅ）の如くなり、読取られたフレームシ
ンクの立上り及び立下りエツジを検出してシフトクロッ
クパルスに同期したちの幅を有するエッジノＰルス（Ｅ
）が得られるのである。その結果、このシンクツ母ター
ンをすべてシフトレジスタ６へ取り込んだ時の各段の内
容は図（Ｆ’）に示す様になっている。例えば、各段の
Ｑ出力をみれば１”となっている段はｒ２２Ｊ 、
ｒ−１，Ｊ及びｒ−２３Ｊであυ、他の段のＱ出力はす
べてｕ Ｏ１１となっている。
４の出力は図（Ｅ）の如くなり、読取られたフレームシ
ンクの立上り及び立下りエツジを検出してシフトクロッ
クパルスに同期したちの幅を有するエッジノＰルス（Ｅ
）が得られるのである。その結果、このシンクツ母ター
ンをすべてシフトレジスタ６へ取り込んだ時の各段の内
容は図（Ｆ’）に示す様になっている。例えば、各段の
Ｑ出力をみれば１”となっている段はｒ２２Ｊ 、
ｒ−１，Ｊ及びｒ−２３Ｊであυ、他の段のＱ出力はす
べてｕ Ｏ１１となっている。
線速度が速くなってシンク・ぐターンが２１Ｔに圧縮さ
れると、シフトレジスタ６の各段の内容は変化して、段
「２１」、「−１」及びｒ −２２ＪのＱ出力のみが１
′′となり他はすべて°０“となる。次に、線速度が遅
くなってシンクパターンが２３Ｔに伸長されると、シフ
トレジスタの段１”２３ｊ、ｒ−ＩＪ及びｒ−２４ｊの
Ｑ出力のみが°１゛′となり他はすべて°０“となる。
れると、シフトレジスタ６の各段の内容は変化して、段
「２１」、「−１」及びｒ −２２ＪのＱ出力のみが１
′′となり他はすべて°０“となる。次に、線速度が遅
くなってシンクパターンが２３Ｔに伸長されると、シフ
トレジスタの段１”２３ｊ、ｒ−ＩＪ及びｒ−２４ｊの
Ｑ出力のみが°１゛′となり他はすべて°０“となる。
この様に、線速度に応じてシフトレジスタ６の内容が変
化することになるから、このレジスタの内容を判別する
ことにより線速度検出が可能となることが判る。第３図
はかかる事実に鑑みて、シフトレジスタ６の内容を判別
する論理回路の１例を示す図である。
化することになるから、このレジスタの内容を判別する
ことにより線速度検出が可能となることが判る。第３図
はかかる事実に鑑みて、シフトレジスタ６の内容を判別
する論理回路の１例を示す図である。
先ず、第３図（Ａ）はシンク・ぐターン長が２１Ｔに圧
縮された場合を検出する回路であり、アンドダー１７に
は、シフトレジスタ６の段「１」〜「２０」の各Ｑ出力
と、段「２１」のＱ出力とが供給されている。またアン
ピケ９−ト８には、シフトレジスタ６の段１〜２」〜ｒ
−２１ＪのＱ出力と、段「−１」、ｒ−２２ｊのＱ出
力とが供給されている。両アンドヶ”ドア、８の出力が
アンドゲート９の入力とされこのゲート９の出力が検出
出力Ｆとなっている。
縮された場合を検出する回路であり、アンドダー１７に
は、シフトレジスタ６の段「１」〜「２０」の各Ｑ出力
と、段「２１」のＱ出力とが供給されている。またアン
ピケ９−ト８には、シフトレジスタ６の段１〜２」〜ｒ
−２１ＪのＱ出力と、段「−１」、ｒ−２２ｊのＱ出
力とが供給されている。両アンドヶ”ドア、８の出力が
アンドゲート９の入力とされこのゲート９の出力が検出
出力Ｆとなっている。
こうすることにより、シンクパターン長が２１Ｔになっ
た時のみ２つのケ’−ドア、８の出力は論理゛１″とな
り、ケ゛−ト９の出力Ｆに°１′が生ずることになる。
た時のみ２つのケ’−ドア、８の出力は論理゛１″とな
り、ケ゛−ト９の出力Ｆに°１′が生ずることになる。
第３図（Ｂ）はシンクパターン長が２１．５Ｔに圧縮さ
れた場合を検出する回路であり、アンドゲート１０〜１
２と１３〜１５との２組からなっている。アンドゲート
１０はシフトレジスタの段［Ｊ〜ｒ２１ＪのＱ出力と、
段「２２」のＱ出力とを入力とし、ゲート１１は段「−
２」〜ｒ−２１Ｊのσ出力と、段「−１」、ｊ’−−２
２ＪのＱ出力とを入力とし、両ダー ト１．０ 、１．
１の出力が２人カアンドグート１２の入力とされている
。このダート１０〜１２の組により第２図（Ｂ）のシン
クパターンの左側の最大反転間隔（］、ＩＴ）のみが１
０．５Ｔに圧縮された場合が検出可能となる。
れた場合を検出する回路であり、アンドゲート１０〜１
２と１３〜１５との２組からなっている。アンドゲート
１０はシフトレジスタの段［Ｊ〜ｒ２１ＪのＱ出力と、
段「２２」のＱ出力とを入力とし、ゲート１１は段「−
２」〜ｒ−２１Ｊのσ出力と、段「−１」、ｊ’−−２
２ＪのＱ出力とを入力とし、両ダー ト１．０ 、１．
１の出力が２人カアンドグート１２の入力とされている
。このダート１０〜１２の組により第２図（Ｂ）のシン
クパターンの左側の最大反転間隔（］、ＩＴ）のみが１
０．５Ｔに圧縮された場合が検出可能となる。
アンドｒ−ト１３はシフトレジスタの段「１」〜「２０
」のｑ出力と、段「２１」のＱ出力とを入力とし、ケ゛
−ト１４は段「−２」〜ｒ−２２Ｊのｑ出力と、段「−
１」、ｒ−２３ＪのＱ出力とを入力とし、両ダートｉ３
、１４の出力が２人カアンドグート１５の入力とされ
ている。このダート１３〜１５の組により第２図（Ｂ）
のシンクパターンの右側の最大反転間隔のみが１０．５
Ｔに圧縮された場合が検出可能となる。
」のｑ出力と、段「２１」のＱ出力とを入力とし、ケ゛
−ト１４は段「−２」〜ｒ−２２Ｊのｑ出力と、段「−
１」、ｒ−２３ＪのＱ出力とを入力とし、両ダートｉ３
、１４の出力が２人カアンドグート１５の入力とされ
ている。このダート１３〜１５の組により第２図（Ｂ）
のシンクパターンの右側の最大反転間隔のみが１０．５
Ｔに圧縮された場合が検出可能となる。
そこで、両アンドヶ’ −） １２及び１５の出力をオ
アケ’−ト１６の入力として、とのケ”−Ｈ６の出力Ｇ
に論理″１″が現われた時にシンク・ぐターン長が２１
．５Ｔとなったことが検出されることになる。
アケ’−ト１６の入力として、とのケ”−Ｈ６の出力Ｇ
に論理″１″が現われた時にシンク・ぐターン長が２１
．５Ｔとなったことが検出されることになる。
第３図（Ｃ）はシンクツやターン長が２２Ｔの正規線速
度時を検出するものであり、ダート１７の入力にはシフ
トレジスタの段「１」〜「２１」の各ｑ出力がまた段「
２２」のＱ出力が夫々印加されており、ゲート１８の入
力にはシフトレジスタの段「−２」〜ｒ−２２４のｑ出
力がまた段「−１」、ｒ−２３ＪのＱ出力が夫々印加さ
れている。そして、両ダート１７ 、１８の各出力がア
ンドｒ−ト１９の入力とされ、その出力Ｈが２２Ｔ検出
出力となり、論理゛１“′が現われた時２２Ｔであるこ
とが判る。
度時を検出するものであり、ダート１７の入力にはシフ
トレジスタの段「１」〜「２１」の各ｑ出力がまた段「
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力にはシフトレジスタの段「−２」〜ｒ−２２４のｑ出
力がまた段「−１」、ｒ−２３ＪのＱ出力が夫々印加さ
れている。そして、両ダート１７ 、１８の各出力がア
ンドｒ−ト１９の入力とされ、その出力Ｈが２２Ｔ検出
出力となり、論理゛１“′が現われた時２２Ｔであるこ
とが判る。
第３図（Ｄ）はシンクパターン長が２２．５Ｔに伸長さ
れた場合を検出する回路であり、アンドダート２０〜２
２と２３〜２５との２組からなる。ゲート２０にはシフ
トレジスタの段「１」〜「２１」のＱ出力と段「２２」
のＱ出力とが印加され、ゲート２１には「−２」〜ｒ−
２３ＪのＱ出力と段「−１」、ｒ−２４ＪのＱ出力とが
印加され、両ケゝ−ト２０ 、２１の出力はアンドヶ”
−４２２の入力となっている。このデート２０〜２２の
組により第２図（Ｂ）のシンク／ｊ’ターンの左側の最
大反転間隔のみが１１．５Ｔに伸長した場合が検出可能
となる。
れた場合を検出する回路であり、アンドダート２０〜２
２と２３〜２５との２組からなる。ゲート２０にはシフ
トレジスタの段「１」〜「２１」のＱ出力と段「２２」
のＱ出力とが印加され、ゲート２１には「−２」〜ｒ−
２３ＪのＱ出力と段「−１」、ｒ−２４ＪのＱ出力とが
印加され、両ケゝ−ト２０ 、２１の出力はアンドヶ”
−４２２の入力となっている。このデート２０〜２２の
組により第２図（Ｂ）のシンク／ｊ’ターンの左側の最
大反転間隔のみが１１．５Ｔに伸長した場合が検出可能
となる。
アンピケ９〜ト２３にはシフトレジスタの段「１」〜「
２２」のｑ出力と段「２３」のＱ出力とが印加され、ゲ
ート２４にはシフトレジスタの段ｒ−２Ｊ〜ｒ−’２２
ＪのＱ出力と段「−１」、ｒ１３ＪのＱ出力とが印加さ
れ、両ゲート２３，２４の出力はアンドゲート２５の入
力となっている。このダート２３〜２５の組によシ第２
図（Ｂ）のシンクパターンの右側最大反転間隔のみが１
１．５Ｔに伸長した場合が検出可能となる。
２２」のｑ出力と段「２３」のＱ出力とが印加され、ゲ
ート２４にはシフトレジスタの段ｒ−２Ｊ〜ｒ−’２２
ＪのＱ出力と段「−１」、ｒ１３ＪのＱ出力とが印加さ
れ、両ゲート２３，２４の出力はアンドゲート２５の入
力となっている。このダート２３〜２５の組によシ第２
図（Ｂ）のシンクパターンの右側最大反転間隔のみが１
１．５Ｔに伸長した場合が検出可能となる。
そこで、両ダート２２ 、２５の出力をオアゲート２６
の入力として、このケ゛−ト２６の出力■に論理ＩＩ
Ｉ ＩＩが現われた時にシンクパターン長が２２．５Ｔ
となったことが検出されることになる。
の入力として、このケ゛−ト２６の出力■に論理ＩＩ
Ｉ ＩＩが現われた時にシンクパターン長が２２．５Ｔ
となったことが検出されることになる。
第３図（Ｅ）はシンクパターン長が２３Ｔに伸長した場
合の検出回路を示し、アンドダート２７にはシフトレジ
スタの段「１」〜「２２」のＱ出力と段「２３」のＱ出
力とが印加され、アンドダート２８にはシフトレジスタ
の段「−２」〜ｒ−２３Ｊのｑ出力と段「−１」、ｒ−
２４ＪのＱ出力とが印加され、両ダート２７．２８の出
力がアンドダート２９の入力となる。
合の検出回路を示し、アンドダート２７にはシフトレジ
スタの段「１」〜「２２」のＱ出力と段「２３」のＱ出
力とが印加され、アンドダート２８にはシフトレジスタ
の段「−２」〜ｒ−２３Ｊのｑ出力と段「−１」、ｒ−
２４ＪのＱ出力とが印加され、両ダート２７．２８の出
力がアンドダート２９の入力となる。
このダート２９の出力Ｊにより２３Ｔのシンク／”ター
ン長の検出が可能となることが判る。この出力Ｊに論理
Ｎ １＝ｎが現われた時に２３Ｔとなっているのである
。
ン長の検出が可能となることが判る。この出力Ｊに論理
Ｎ １＝ｎが現われた時に２３Ｔとなっているのである
。
第４図は第３図の各検出出力Ｆ〜ＪをラッチしてＨ４（
ディジタルアナログ）変換するための回路例である。各
検出出力Ｆ−Ｊをセット入力としてこれらを夫々ラッチ
するＦＦ（フリソゾフロッデ）３０〜３４が設けられて
いる。各検出出力Ｆ’−Ｊを入力とするオアｒ−ト３５
のタート出力が遅延器３６゜３７を介して各ＦＦ３０〜
３４のリセット信号として用いられている。＠Ｆ’Ｆ３
０〜３４のラッチ出力と遅延器３７の出力とを２人力と
するアンドゲート３８〜４２が設けられており、これら
ダート３８〜４２の各出力がＦＦ４３〜４７の各セット
入力とされている。これら各ＦＦ４３〜４７の各リセッ
ト信号としてオアケ”−Ｈ８−５２の各出力が用いられ
ており、これら各オアケ９−ト４８〜５２の入力にはＦ
ＦＦ４３〜４７の各セット入力のうちそのオアｆ−ト
と関連するＦＦ’以外のセット入力が供給されるように
なっている。
ディジタルアナログ）変換するための回路例である。各
検出出力Ｆ−Ｊをセット入力としてこれらを夫々ラッチ
するＦＦ（フリソゾフロッデ）３０〜３４が設けられて
いる。各検出出力Ｆ’−Ｊを入力とするオアｒ−ト３５
のタート出力が遅延器３６゜３７を介して各ＦＦ３０〜
３４のリセット信号として用いられている。＠Ｆ’Ｆ３
０〜３４のラッチ出力と遅延器３７の出力とを２人力と
するアンドゲート３８〜４２が設けられており、これら
ダート３８〜４２の各出力がＦＦ４３〜４７の各セット
入力とされている。これら各ＦＦ４３〜４７の各リセッ
ト信号としてオアケ”−Ｈ８−５２の各出力が用いられ
ており、これら各オアケ９−ト４８〜５２の入力にはＦ
ＦＦ４３〜４７の各セット入力のうちそのオアｆ−ト
と関連するＦＦ’以外のセット入力が供給されるように
なっている。
各Ｆ’Ｆ４３〜４７のラッチ出力によりスイッチ５３〜
５７のオンオフが制御されるが、スイッチ５３のオン制
御によりＲの値の抵抗に電流が流れ、スイッチ５４〜５
７の各オン制御により１，３Ｒ，４Ｒ，５Ｒの値の各抵
抗に夫々電流が流れるよう構成されている。
５７のオンオフが制御されるが、スイッチ５３のオン制
御によりＲの値の抵抗に電流が流れ、スイッチ５４〜５
７の各オン制御により１，３Ｒ，４Ｒ，５Ｒの値の各抵
抗に夫々電流が流れるよう構成されている。
この電流がＬ Ｐ Ｆ ５８を介して検出出力にとなっ
ている。
ている。
例えば、正規線速度の場合検出信号Ｈにのみ論理ＩＩ
Ｉ Ｉ＋が現われるから、ＦＦ３２はセットされ他ＯＦ
Ｆは遅延器３６ 、３７によυ定まる一定時間後にすべ
てリセットされる。遅延器３６により定捷る一定時間後
に（ＦＦ３２〜３４のセット遅れを補償する時間後に）
、ケ’−ト３８〜４２が開となるがＦ’Ｆ’３２の出力
のみが゛１パであるから、ダート４０の出力のみ１″が
現われることになる。その結果、Ｆ’Ｆ’４５がセット
され他ＯＦＦはすべてリセットされる。このＦＦ４５の
セット出力によりスイッチ５４がオンとなり、３Ｒの値
の抵抗にこの３Ｒに比例した電流が流れる。よって、Ｌ
ＰＦ５８の出力Ｋにはこの電流値に比例したアナログ電
圧が発生される。よって、点線で示す部分が弘変換部と
なっている。
Ｉ Ｉ＋が現われるから、ＦＦ３２はセットされ他ＯＦ
Ｆは遅延器３６ 、３７によυ定まる一定時間後にすべ
てリセットされる。遅延器３６により定捷る一定時間後
に（ＦＦ３２〜３４のセット遅れを補償する時間後に）
、ケ’−ト３８〜４２が開となるがＦ’Ｆ’３２の出力
のみが゛１パであるから、ダート４０の出力のみ１″が
現われることになる。その結果、Ｆ’Ｆ’４５がセット
され他ＯＦＦはすべてリセットされる。このＦＦ４５の
セット出力によりスイッチ５４がオンとなり、３Ｒの値
の抵抗にこの３Ｒに比例した電流が流れる。よって、Ｌ
ＰＦ５８の出力Ｋにはこの電流値に比例したアナログ電
圧が発生される。よって、点線で示す部分が弘変換部と
なっている。
第５図はシンク・ぐターン長すなわち線速度とアナログ
出力にとの関係を示す図であシ、本例では、２１Ｔ〜２
３Ｔ の間のシンクツクターン長変動が検出自在となる
ことが判る。
出力にとの関係を示す図であシ、本例では、２１Ｔ〜２
３Ｔ の間のシンクツクターン長変動が検出自在となる
ことが判る。
尚、シフトレ・シスタロの段数を更に増大すれば、２３
Ｔ以上のシンクパターン長の伸長すなわちより遅−１ダ
ー ６・・・シフトレジスタ 速度の検出が可能となる。また、シフトクロック・ぐシ
スの周波数ＮｆのＮの値をより大とすれば、０．５Ｔ以
上の間隔でより詳細な線速度変化が検出できる。
Ｔ以上のシンクパターン長の伸長すなわちより遅−１ダ
ー ６・・・シフトレジスタ 速度の検出が可能となる。また、シフトクロック・ぐシ
スの周波数ＮｆのＮの値をより大とすれば、０．５Ｔ以
上の間隔でより詳細な線速度変化が検出できる。
このように本発明によれば、ディジタル的に記録ディス
クのトラック線速度を検出するものであることから、ロ
ジック回路のみを用いて構成されるので集積回路化が容
易でありかつ高信頼性を有することになる。
クのトラック線速度を検出するものであることから、ロ
ジック回路のみを用いて構成されるので集積回路化が容
易でありかつ高信頼性を有することになる。
第１図は本発明の実施例の回路図、第２図は第１図の回
路の動作タイミングチャート、第３図及び第４図は第１
図の回路のシフトレジスタの内容を検出して線速度に比
例したアナログ出力を得る回路例を示す図、第５図は本
発明の回路の入出力特性図である。 主要部分の符号の説明 ２．３・・・ＤＦ’Ｆ ４・・・エクスクル−シブオアタート 訃・・基準クロック信号発生器 １６− 出願人 ・ぐイオニア株式会社 代理人 弁理士藤村元彦（タト］石） 幕３図 −ｎンｂ２０ −３−２−／ １２３ Ｌｑ２ｖ
２／デ （Ａ＞ ８
Ｆ−２２−２ｒ・２Ｏ−Ａ−２−）／２３２ｔｒ２
／２２ノ２ １／ ／（ゴ； （Ｂ〕−２５−２２−２Ｉ−ａ−２−ノ／２３＋９めｐ
７（ｆ）５ ４ −２３−ａ−７ノー３−２〜ノ／Ｆ３２ａ２１２２（Ｃ
） ｔ
ｑ７８ノー１ 秒Ｖ弓呪と弓、〜 −〜 幕４図 幕５ 凹
路の動作タイミングチャート、第３図及び第４図は第１
図の回路のシフトレジスタの内容を検出して線速度に比
例したアナログ出力を得る回路例を示す図、第５図は本
発明の回路の入出力特性図である。 主要部分の符号の説明 ２．３・・・ＤＦ’Ｆ ４・・・エクスクル−シブオアタート 訃・・基準クロック信号発生器 １６− 出願人 ・ぐイオニア株式会社 代理人 弁理士藤村元彦（タト］石） 幕３図 −ｎンｂ２０ −３−２−／ １２３ Ｌｑ２ｖ
２／デ （Ａ＞ ８
Ｆ−２２−２ｒ・２Ｏ−Ａ−２−）／２３２ｔｒ２
／２２ノ２ １／ ／（ゴ； （Ｂ〕−２５−２２−２Ｉ−ａ−２−ノ／２３＋９めｐ
７（ｆ）５ ４ −２３−ａ−７ノー３−２〜ノ／Ｆ３２ａ２１２２（Ｃ
） ｔ
ｑ７８ノー１ 秒Ｖ弓呪と弓、〜 −〜 幕４図 幕５ 凹
Claims (1)
- 最大間隔の反転が２回連続する同期信号と復調用クロッ
ク信号とを含有するようなディジタル記録方式で記録さ
れた記録ディスクの記録トラック線速度検出装置であっ
て、前記復調用クロック信号のＮ倍（Ｎは整数値）の周
波数を有する基準クロック信号を発生する手段と、読取
られた信号の立上り及び立下シエッジを検出して前記基
準クロック信号に同期したエツジパルスを発生する手段
と、前記エツジパルスを入力とし前記基準クロック信号
によりシフト動作をなすシフトレジスタとを有し、前記
シフトレジスタの段数を、前記記録トランク線速度が正
規のときの前記同期信号の発生期間内に生ずべき前記基
準クロック信号の数より大なる数の段数に設定しておき
、このシフトレジスタの各段の出力内容に応じて記録ト
ラック線速度を検出するようにしてなる装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58046919A JPS59172180A (ja) | 1983-03-19 | 1983-03-19 | 記録デイスクの記録トラツク線速度検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58046919A JPS59172180A (ja) | 1983-03-19 | 1983-03-19 | 記録デイスクの記録トラツク線速度検出装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172180A true JPS59172180A (ja) | 1984-09-28 |
Family
ID=12760736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58046919A Pending JPS59172180A (ja) | 1983-03-19 | 1983-03-19 | 記録デイスクの記録トラツク線速度検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172180A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923628A (en) * | 1996-08-29 | 1999-07-13 | Nec Corporation | Disk rotational velocity controlling circuit |
| US7203149B1 (en) | 1999-11-15 | 2007-04-10 | Nec Electronics Corporation | PLL circuit and data read-out circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718058A (en) * | 1980-07-08 | 1982-01-29 | Matsushita Electric Ind Co Ltd | Rotating controller |
| JPS5758269A (en) * | 1980-09-24 | 1982-04-07 | Sony Corp | Device for reproducing disk |
-
1983
- 1983-03-19 JP JP58046919A patent/JPS59172180A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5718058A (en) * | 1980-07-08 | 1982-01-29 | Matsushita Electric Ind Co Ltd | Rotating controller |
| JPS5758269A (en) * | 1980-09-24 | 1982-04-07 | Sony Corp | Device for reproducing disk |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5923628A (en) * | 1996-08-29 | 1999-07-13 | Nec Corporation | Disk rotational velocity controlling circuit |
| DE19737813B4 (de) * | 1996-08-29 | 2007-07-26 | Nec Electronics Corp., Kawasaki | Drehgeschwindigkeits-Steuerschaltung für Platten |
| US7203149B1 (en) | 1999-11-15 | 2007-04-10 | Nec Electronics Corporation | PLL circuit and data read-out circuit |
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