JPH05109902A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05109902A JPH05109902A JP26748491A JP26748491A JPH05109902A JP H05109902 A JPH05109902 A JP H05109902A JP 26748491 A JP26748491 A JP 26748491A JP 26748491 A JP26748491 A JP 26748491A JP H05109902 A JPH05109902 A JP H05109902A
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- Japan
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- insulating film
- conductor
- hole
- interlayer insulating
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【構成】半導体装置の製造方法は、コンタクトホールを
形成する工程において、導電材料をホール内に形成する
場合、該導電体と前記絶縁膜を等速にエッチバックす
る。 【効果】導電体と層間膜がほぼ等速であるエッチング条
件でエッチバックし、加工された配線は特に第2の配線
において段差の無いきわめて平坦な物であり信頼性の高
い多層配線の形成が可能になる。
形成する工程において、導電材料をホール内に形成する
場合、該導電体と前記絶縁膜を等速にエッチバックす
る。 【効果】導電体と層間膜がほぼ等速であるエッチング条
件でエッチバックし、加工された配線は特に第2の配線
において段差の無いきわめて平坦な物であり信頼性の高
い多層配線の形成が可能になる。
Description
【0001】
【産業上の利用分野】半導体装置の製造方法に関し特に
配線の形成方法に関する。
配線の形成方法に関する。
【0002】
【従来の技術】従来の半導体装置の製造方法主要工程断
面図を、図2に示す。
面図を、図2に示す。
【0003】従来の配線工程は図2のように、第1の配
線13をスパッタ工程にて形成した後、フォトリソ工程
により形成した後、層間絶縁膜14をCVD(Chem
ical Vaper Deposition)により
形成する。
線13をスパッタ工程にて形成した後、フォトリソ工程
により形成した後、層間絶縁膜14をCVD(Chem
ical Vaper Deposition)により
形成する。
【0004】さらに、層間絶縁膜に第1の配線に届くよ
うにフォトリソ工程によりコンタクトホール15を形成
し、さらに第2の配線16をスパッタ工程にて形成した
後、フォトリソ工程により形成していた。
うにフォトリソ工程によりコンタクトホール15を形成
し、さらに第2の配線16をスパッタ工程にて形成した
後、フォトリソ工程により形成していた。
【0005】一般にスパッタ工程によるメタルの形成は
ホールでのメタルの付き周りが貧弱であるため多層かが
難しい。そのため最近では、図3の様に、コンタクトホ
ール15を形成した後CVDにて導電体17を形成し、
ホールの中にだけ導電体を残るようにエッチバックし、
さらに第2の配線16をスパッタ工程によって形成して
いる。
ホールでのメタルの付き周りが貧弱であるため多層かが
難しい。そのため最近では、図3の様に、コンタクトホ
ール15を形成した後CVDにて導電体17を形成し、
ホールの中にだけ導電体を残るようにエッチバックし、
さらに第2の配線16をスパッタ工程によって形成して
いる。
【0006】しかし、ホールの中にだけ導電体を残るよ
うにエッチバックする工程では層間絶縁膜上の細かい段
差に導電体が残ってしまい、第2の配線のショートを招
いてしまったりしているため、完全な配線とは言い難い
状態である。
うにエッチバックする工程では層間絶縁膜上の細かい段
差に導電体が残ってしまい、第2の配線のショートを招
いてしまったりしているため、完全な配線とは言い難い
状態である。
【0007】
【発明が解決しようとする課題】しかし、前述の半導体
装置の製造方法では、ホールの中にだけ導電体を残るよ
うにエッチバックする工程で、層間絶縁膜上の細かい段
差に導電体が残ってしまい、第2の配線のショートを招
いてしまったりするため完全な配線工程とは言い難い状
態である。さらに、第2の配線のショートを招かないよ
うにエッチバックを多くすると肝心なホール内に導電体
を残すことが出来ないため、従来の配線工程となんら変
わらなくなってしまう。そのためこの技術は、小規模な
試作品にしか適用されていないのである。
装置の製造方法では、ホールの中にだけ導電体を残るよ
うにエッチバックする工程で、層間絶縁膜上の細かい段
差に導電体が残ってしまい、第2の配線のショートを招
いてしまったりするため完全な配線工程とは言い難い状
態である。さらに、第2の配線のショートを招かないよ
うにエッチバックを多くすると肝心なホール内に導電体
を残すことが出来ないため、従来の配線工程となんら変
わらなくなってしまう。そのためこの技術は、小規模な
試作品にしか適用されていないのである。
【0008】そこで本発明は、このような課題を解決す
るもので、ホール内に導電体を残すことが出来かつ、層
間絶縁膜上の細かい段差に導電体が残ってしまい第2の
配線のショートを招いてしまったりする事のない配線形
成方法を提供することを目的とする。
るもので、ホール内に導電体を残すことが出来かつ、層
間絶縁膜上の細かい段差に導電体が残ってしまい第2の
配線のショートを招いてしまったりする事のない配線形
成方法を提供することを目的とする。
【0009】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、コンタクトホールを導電体で埋めてなる配線
構造の製造方法において、第1の配線上に絶縁膜を形成
する工程と、該絶縁膜に第1の配線に届くコンタクトホ
ールを形成する工程と、導電材料を形成する工程と、該
導電体と前記絶縁膜を等速にエッチバックする工程とか
らなることを特徴とする。
造方法は、コンタクトホールを導電体で埋めてなる配線
構造の製造方法において、第1の配線上に絶縁膜を形成
する工程と、該絶縁膜に第1の配線に届くコンタクトホ
ールを形成する工程と、導電材料を形成する工程と、該
導電体と前記絶縁膜を等速にエッチバックする工程とか
らなることを特徴とする。
【0010】さらに上記工程を繰り返し2層以上の配線
層を形成することを特徴とする。
層を形成することを特徴とする。
【0011】
【作用】導電体と、層間絶縁膜を同時に等速にエッチバ
ックすることで層間膜の段差部の導電体を層間膜と同時
に除去できるために、平坦化とホール内に導電体を残す
事が出来る。
ックすることで層間膜の段差部の導電体を層間膜と同時
に除去できるために、平坦化とホール内に導電体を残す
事が出来る。
【0012】
【実施例】以下に本実施例を詳細に説明する。図1に本
発明の主要工程断面図を示す。11はシリコン基板、1
2は絶縁膜、13は第1の配線、14は層間絶縁膜、1
5はコンタクトホール、16は第2の配線、17は導電
体、18はフォトレジストを示す。
発明の主要工程断面図を示す。11はシリコン基板、1
2は絶縁膜、13は第1の配線、14は層間絶縁膜、1
5はコンタクトホール、16は第2の配線、17は導電
体、18はフォトレジストを示す。
【0013】以下、詳細に実施例を説明する。
【0014】まず、シリコン基板11上に絶縁膜12を
形成し第1の配線13層としてAL合金をスパッタにて
例えば500nm形成する。この際絶縁膜12の下には
各種デバイスや、配線が形成されていても構わないがこ
こではあえて記述しない。図1(a) ついで、前記第1の配線13材料をフォトリソ工程によ
って加工し配線とする。図1(b) さらに、前記第1の配線上に層間絶縁膜14としてプラ
ズマTEOSによるCVDによってSiO2膜を100
0nmデポし、さらにフォトリソ工程によって加工しホ
ール15を例えば径0.5μmに加工形成する。図1
(c) その後、ホールの形成された上に、CVDにより導電体
17を材料としてWをデポする。この時のデポ膜厚は、
ホールの径の0.7倍以上程度とホール上で段差が生じ
ない程度がよい。いまホール径として0.5μmである
ので800nmの厚さでデポする。図1(d) このデポされたW(17)の800nm、層間絶縁膜1
5を第1の配線13の厚さ分である500nmの和であ
る1.3μm、Wと層間膜がほぼ等速であるエッチング
条件でエッチバックする。この時のエッチング条件はC
2F6ガスとArガスの混合ガスで反応性イオンエッチ
ングにて行われる。しかし、本エッチングはこれに限定
するものではなくWと層間膜がほぼ等速であるエッチン
グ条件であれば良い。図1(e) 最後にエッチバックされたW(17)と層間絶縁膜15
上に第2の配線16層としてAL合金をスパッタにて例
えば500nm形成し、前記第2の配線16材料をフォ
トリソ工程によって加工し配線とする。図1(f) さらにこの工程を繰り返し行うことで高信頼性の多層配
線が形成される。図1(g) この様にして加工された配線は特に第2の配線において
段差の無いきわめて平坦な物である。
形成し第1の配線13層としてAL合金をスパッタにて
例えば500nm形成する。この際絶縁膜12の下には
各種デバイスや、配線が形成されていても構わないがこ
こではあえて記述しない。図1(a) ついで、前記第1の配線13材料をフォトリソ工程によ
って加工し配線とする。図1(b) さらに、前記第1の配線上に層間絶縁膜14としてプラ
ズマTEOSによるCVDによってSiO2膜を100
0nmデポし、さらにフォトリソ工程によって加工しホ
ール15を例えば径0.5μmに加工形成する。図1
(c) その後、ホールの形成された上に、CVDにより導電体
17を材料としてWをデポする。この時のデポ膜厚は、
ホールの径の0.7倍以上程度とホール上で段差が生じ
ない程度がよい。いまホール径として0.5μmである
ので800nmの厚さでデポする。図1(d) このデポされたW(17)の800nm、層間絶縁膜1
5を第1の配線13の厚さ分である500nmの和であ
る1.3μm、Wと層間膜がほぼ等速であるエッチング
条件でエッチバックする。この時のエッチング条件はC
2F6ガスとArガスの混合ガスで反応性イオンエッチ
ングにて行われる。しかし、本エッチングはこれに限定
するものではなくWと層間膜がほぼ等速であるエッチン
グ条件であれば良い。図1(e) 最後にエッチバックされたW(17)と層間絶縁膜15
上に第2の配線16層としてAL合金をスパッタにて例
えば500nm形成し、前記第2の配線16材料をフォ
トリソ工程によって加工し配線とする。図1(f) さらにこの工程を繰り返し行うことで高信頼性の多層配
線が形成される。図1(g) この様にして加工された配線は特に第2の配線において
段差の無いきわめて平坦な物である。
【0015】
【発明の効果】以上述べたように本発明によれば、導電
体と層間膜がほぼ等速であるエッチング条件でエッチバ
ックし、加工された配線は特に第2の配線において段差
の無いきわめて平坦な物であり信頼性の高い多層配線の
形成が可能になった。
体と層間膜がほぼ等速であるエッチング条件でエッチバ
ックし、加工された配線は特に第2の配線において段差
の無いきわめて平坦な物であり信頼性の高い多層配線の
形成が可能になった。
【図1】本発明の一実施例を示す主要工程断面図。
【図2】従来の実施例を示す主要工程断面図。
【図3】従来の実施例を示す主要工程断面図。
11 ・・・ シリコン基板 12 ・・・ 絶縁膜 13 ・・・ 第1の配線 14 ・・・ 層間絶縁膜 15 ・・・ コンタクトホール 16 ・・・ 第2の配線 17 ・・・ 導電体 18 ・・・ フォトレジスト
Claims (2)
- 【請求項1】 コンタクトホールを導電体で埋めてなる
配線構造の製造方法において、 a)第1の配線上に絶縁膜を形成する工程と、 b)該絶縁膜に第1の配線に届くコンタクトホールを形
成する工程と、 c)導電材料を形成する工程と、 d)該導電体と前記絶縁膜を等速にエッチバックする工
程とからなることを特徴とする半導体装置の製造方法。 - 【請求項2】 さらに工程を繰り返し2層以上の配線層
を形成することを特徴とする請求項1記載の半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26748491A JPH05109902A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26748491A JPH05109902A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05109902A true JPH05109902A (ja) | 1993-04-30 |
Family
ID=17445494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26748491A Pending JPH05109902A (ja) | 1991-10-16 | 1991-10-16 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05109902A (ja) |
-
1991
- 1991-10-16 JP JP26748491A patent/JPH05109902A/ja active Pending
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