JPH05109636A - 薄膜の製造方法 - Google Patents

薄膜の製造方法

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JPH05109636A
JPH05109636A JP5596292A JP5596292A JPH05109636A JP H05109636 A JPH05109636 A JP H05109636A JP 5596292 A JP5596292 A JP 5596292A JP 5596292 A JP5596292 A JP 5596292A JP H05109636 A JPH05109636 A JP H05109636A
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Abstract

(57)【要約】 (修正有) 【目的】 本発明は高品質の薄膜成長が可能となるよう
な気相成長用原料を提供することを目的とする。 【構成】 窒素を含む薄膜の気相成長製造にアジド基を
含む有機金属化合物或いは、アジド基とIV族元素を含む
化合物を用いることを特徴とする。また、前記アジド基
を含む有機金属化合物或いは、アジド基とIV族元素を含
む化合物がR3 MN3 (但しRはアルキル基、Mは金属
或いはIV族元素)であることを特徴とする。 【効果】 アジド基(−N=N=N)は直線状であり窒
素原子を放しやすく、分解温度が低い。窒素の原料とし
てアジド基を有する有機金属化合物或いは、アジド基と
IV族元素を含む化合物を用いることにより、結晶中への
窒素の取り込まれを促進し良質のナイトランド層を得る
ことが可能になり、高品質の短波長発光素子またはパッ
シベーション膜が得られ、産業上の要求に十分応えられ
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、薄膜の製造方法に関す
る。
【0002】
【従来の技術】近年、高速度、高密度情報処理システム
の発展に伴い、短波長レーザの実現が望まれている。特
に小型、軽量、省電力という応用上の要求から半導体素
子による実現が不可欠である。短波長発光素子用材料と
しては、GaAlInNのナイトライド系の混晶が2.
2〜6.0eVまでの広い範囲にわたるバンドギャップ
の制御が可能である点から有望である。一方、半導体デ
バイスの最終パッシベーション膜、ゲート絶縁膜として
SiNは、優れた誘電特性、拡散バリヤー特性を示すこ
とから有望である。パッシベーション膜として使用する
際には低温で成長することが特に重要である。ナイトラ
ンド層のNの原料としてはアンモニアが使われている。
Nを含む層を成長する場合、高温で成長を行うとNが蒸
発し結晶中から抜けてしまうので、できるだけ低温で成
長を行うことが望ましい。しかし、アンモニアはこれを
構成する3つのH−N結合が等価であり安定な分子を形
成しているので、分解温度が非常に高く、低温で成長を
行うには極めて大量のアンモニアが必要であった。
【0003】
【発明が解決しようとする課題】叙上の如く、短波長発
光素子用材料及び半導体デバイスにおけるパッシベーシ
ョン膜の成長にアンモニアを用いているが、結晶中のN
の蒸散を防止するために低温で成長を行うには極めて大
量のアンモニアを用いることを余儀なくされるという重
大な問題点がある。本発明はアンモニアに代わる窒素原
料を用いることにより、制御性に優れた結晶成長を可能
にし、良質のナイトライド層を提供することを目的とす
る。
【0004】
【課題を解決するための手段】本発明の骨子は、窒素を
含む層を具備する素子の窒素含有層を気相成長法(例え
ばMOCVD法)により製造する際、窒素の原料として
アジド基を有する有機金属化合物或いは、アジド基及び
IV族元素を含む化合物を用いることにより、結晶中へと
窒素の取り込まれを促進し良質の窒素含有層を得、高品
質の化合物半導体素子を提供することが可能となるよう
な気相成長用原料を提供することにある。
【0005】
【作用】アンモニアの分解温度が高いのは、アンモニア
分子を構成する3つのH−N結合が等価であり、安定な
分子を形成していることに起因する。それに対してアジ
ド基(−N=N=N)は直線状であり窒素原子を放しや
すく、分解温度が低い。
【0006】窒素の原料としてアジド基を有する有機金
属化合物或いは、アジド基及びIV族元素を含む化合物を
用いることにより、結晶中への窒素の取り込まれを促進
し良質のナイトライド層を得ることが可能になり、高品
質の半導体素子を提供できる。
【0007】アジト基を有する化合物としては,水素と
の化合物であるアジ化水素が考えられるが、アジ化水素
は爆発性が強く、−80℃以下で保管をしなければなら
ないなど安全性、実用性の点で問題がある。アジド基を
有する室温においても比較的安定な物質としてはトリメ
チルシリルアジド(CH3 3 SiN3 等のIV族元素を
含むアジ化物がある。トリメチルシリルアジドはSi、
Cを含むためSi、Cの混入が懸念される。しかし、本
発明者らの研究によれば、適切な条件下ではSi、Cの
混入を十分に低減させることが可能であることが判明し
た。すなわち、テトラメチルシラン((CH3 4
i)、トリメチルシラン((CH3 3 SiH)をドー
ピング原料として用いたSiドーピングではSiは結晶
中に取り込まれないことにより、トリメチルシリル基は
安定であり、Nだけが選択的に取り込まれる。Siだけ
でなくC、Ge等のIV族元素を含むアジ化物を使用した
場合も同様に適切な条件のもとにおいてはNのみが選択
的に取り込まれる。また、条件によってはSiを有効に
結晶中に取り込ませることも可能であり、SiN(窒化
けい素)を成長する際には、トリメチルシリルアジドの
みを用いて成長を行なうことができる。また、アジ化物
はIV族の代りに、Zn、Mg、In等の金属で置き換え
たようなアジド基を有する有機金属化合物でもIV族を含
むアジ化物を用いた場合と同様な気相成長を行なうこと
ができる。
【0008】このように、本発明による方法であれば結
晶中への窒素の取り込まれを増大することが可能であ
り、高品質の短波長発光素子または高品質のパッシベー
ション膜が得られ、産業上の要求に十分応えられる。
【0009】
【実施例】以下、本発明の実施例につき図面を参照して
説明する。 (実施例1)
【0010】図2に本発明の一実施例の方法に使用した
結晶成長装置の概略の構成を断面図で示す。図中21は
石英製の反応管(反応炉)であり、この反応管21内に
はガス導入口22から原料混合ガスが導入される。そし
て、反応管21内のガスはガス排気口23から排気され
るものとなっている。反応管21内には、カーボン製の
サセプタ24が配置されており、試料基板11はこのサ
セプタ24上に載置される。またサセプタ24は高周波
コイル25により誘導加熱されるものとなっている。次
に、上記装置を用いた結晶成長方法について説明する。
【0011】まず、化学エッチングにより表面清浄化し
たサファイア基板11を前記サセプタ24上に載置す
る。ガス導入管22から高純度水素を毎分2.51導入
し、反応管21内の大気を置換する。次いで、ガス排気
口23をロータリーポンプに接続し、反応管21内を減
圧し、内部の圧力を20〜300torrの範囲に設定す
る。その後ガス導入口22から高純度水素を導入し、高
周波コイル25によりサセプタ24及び基板11を加熱
し基板温度1000〜1250℃で30分間保持して基
板の清浄化を行なったのちガスをアンモニアに切り替
え、基板温度1000〜1300℃で1〜10分間保持
して基板の窒化を行なう。次いで、Ga(CH3 3
(CH3 3SiN3 等の原料を導入して成長を行な
う。なお、基板71の温度は図示の熱電対26によって
測定され、図示を省略した別の装置によりコントロール
される。
【0012】図1は、本発明の一実施例として上述した
結晶成長方法が適用されるLEDの概略断面図である。
サファイア基板11上にn−Ga0.7 Al0.3 N層12
(アンドープあるいはSiドープ、1×1016〜1×1
19cm-3たとえば1×1017cm-3)が3μm形成さ
れ、その上にp−Ga0.7 Al0.3 N層13(Mgド
ープ、1×1016〜1×1019cm-3たとえば1×10
17cm-3)が2μm形成されている。なお、図中14,
15はいずれも金属電極である。
【0013】具体的には、図1のLED製造には、原料
としてGa(CH33 を1×10-5mol/min、
(CH3 3 SiN3 を1×10-3mol/min、A
l(CH3 3 を1×10-6min/mol導入して成
長を行なった。基板温度は750℃、圧力75torr、原
料ガスの総流量は11/minとした。ドーパントに
は、n型にSi、p型にMgを用いた。Siはシラン
(SiH4 )を、Mgはシクロペンタジエニルマグネシ
ウム(Cp2 Mg)をそれぞれ原料ガスに混入すること
によりドープした。 (実施例2)図3に実施例1に係るLEDチップ31を
レンズを兼ねた樹脂ケース32に埋め込んだ状態を示
す。図中、33は内部リード、34は外部リードであ
る。この実施例によるLEDは、樹脂ケースに埋め込ん
で約5mcdの青色発光が確認された。
【0014】なお、本実施例においては、n型基板を用
いた例について示したが、p型基板を用いても同様に実
施できる。また、GaAlNにInを添加して格子定数
を保ったままバンドギャップを変化させることも可能で
ある。 (実施例3)
【0015】図4に本発明の他の実施例として、実施例
1と同様な結晶成長方法が適用されるMIS型のLED
の概略の構成を断面図で示す。サファイア基板11上に
n−Ga0.7 Al0.3 N層42(アンドープあるいは
Siドープ、1×1016〜1×1019cm-3たとえば1
×1017cm-3)が3μm形成され、その一部にGaA
lNの高抵抗部43が形成されている。なお、図中の4
4、45はいずれも金属電極である。42、43のGa
AlN層の形成は、実施例1と同様に行なうことができ
る。このようにしても良好に発光可能なLEDを形成で
きる。 (実施例4)
【0016】図5に本発明の他の実施例として、実施例
1と同様な結晶成長方法が適用される半導体レーザ装置
の概略の構成を断面図で示す。サファイア基板11上に
n−GaAlNバッファ層52、n−GaAlNクラッ
ド層53、アンドープGaAlN活性層54、p−Ga
AlNクラッド層55が形成され、その上にn−GaA
lN電流阻止層56、p−GaAlNコンタクト層57
が形成されている。なお、図中58、59はいずれも金
属電極である。ここで使用した各GaAlN層は、実施
例1と同様に形成することができる。このようにしても
良好に動作する半導体レーザ装置を形成できる。 (実施例5)
【0017】図6に本発明の他の実施例として、実施例
1と同様な結晶成長方法が適用されるバイポーラトラン
ジタの概略の構成を断面図で示す。サファイア基板11
上にアンドープGaAlNバッファ層62、n−GaA
lNコレクタ層63、p−GaAlNベース層64、n
−GaAlNエミッタ層65、n−GaAlNエミッタ
コンタクト層66が形成されている。なお、図中の6
7、68、69はいずれも電極である。ここでもP或い
はn型の各GaAlN層は実施例1の方法で同様に形成
することができる。このようにしても良好に動作するバ
イポーラトランジスタを形成することができる。
【0018】なお、本発明の方法はプラズマCVD法に
より(CH3 3 SiN3 を用いてSiNを成長するこ
とも可能である。プラズマCVD法により、熱CVD法
によっては取り込まれなかったSiの取り込まれが増大
し、(CH3 3 SiN3 は、Si、N両方の原料とし
て使用できるのでコストの面からもメリットが大きい。
光CVD法においても(CH3 3 SiN3 等のアジド
基を含むIV族元素の化合物を用いてSiNを成長するこ
とも可能であり、同様の効果が期待できる。
【0019】なお、前記実施例では基板としてサファイ
ア基板を用いた例について示したが(CH3 3 SiN
3 を原料として使用すれば低温成長が可能になるので、
Si、GaAs、GaP、MgF2、MnO、TiO2
等の基板も使用可能となる。SiC基板の使用も可能で
ある。また、本発明はNを構成元素とする半導体膜の形
成以外に、パッシベーションを目的とするシリコン窒化
膜や各種窒化膜の形成に適用可能である。
【0020】さらに、アジド基を含む有機金属化合物或
いは、アジド基及びIV族元素を含む化合物はR3 MN3
(但しRはアルキル基、Mは金属或いはIV族元素)であ
れば使用することができる。本発明によると、Nを構成
元素とする薄膜の形成以外に、半導体層にNドーピング
を行なう場合においても大変有効である。
【0021】窒素の原料としてアジド基を有する有機金
属化合物を用いることにより、結晶中への窒素の取り込
まれを促進し、制御性に優れた窒素ドーピングを可能に
し、高品質の半導体素子を提供することが可能になる。
【0022】緑色LED用GaPには発光を強めるため
に中性な電子トラップであるNをドープする。所望の量
を高濃度で制御性よく添加できることがドーピングにお
いては重要である。 (実施例6)
【0023】図7は本発明の実施例として上述したNド
ーピングを行なったLEDの概略断面図である。n−G
aP基板71上にn−GaP層72(Sドープ、1×1
16〜1×1019cm-3たとえば1×1017cm-3、N
ドープ、5×1018〜1×1019cm-3たとえば1×1
19cm-3)が3μm形成され、その上にp−GaP層
73(Znドープ、1×1016〜1×1019cm-3たと
えば1×1017cm-3、Nドープ、5×1018〜1×1
19cm-3たとえば1×1019cm-3)が2μm形成さ
れている。図中74、75金属電極である。
【0024】具体的な製造方法は、図7のLED製造に
は、原料としてGa(CH3 3 を2×10-5mol/
min、PH3 を4×10-5mol/min導入して成
長お行なった。基板温度は700℃、圧力を75torr、
原料ガスの総流量は1l/minとした。ドーパントに
は、(CH3 3 SiN3を1×10-7〜4×10-5
ol/minを原料ガスに混入することによりドープし
た。このようにして緑色発光可能なLEDを形成するこ
とができる。本実施例ではGaPを用いた素子について
示したが、他のIII-V族半導体たとえば、GaAs1-x
x (0≦x≦1)を用いた素子にNをドープする際に
も同様に実施できる。 (実施例7)
【0025】第6の実施例によるLEDチップを図3に
示すようにレンズを兼ねた樹脂ケース32に埋め込んだ
状態で発光させた。33は内部リード、34は外部リー
ド、31は第6の実施例に示すLEDチップである。こ
の実施例によるLEDは、樹脂ケースに埋め込んで約5
mcdの青色発光が確認された。なお、本実施例におい
ては、n型基板を用いた例について示したが、p型基板
を用いても同様に実施できる。 (実施例8)
【0026】図8は、本発明の一実施例として実施例7
と同様なNドーピングを行なったLEDの概略構成図で
ある。GaAs基板81上にn−ZnSe層82(アン
ドープ)が3μm形成され、その上にp−ZnSe層8
3(Nドープ、1×1016〜1×1019cm-3たとえば
1×1017cm-3)が2μm形成されている。図中8
4、85は金属電極である。
【0027】具体的には、図8のLED製造には原料と
してZn(CH3 2 を2×10-5mol/min、S
e((CH3 ) 2 を4×10-5mol/min導入して
成長を行った。基板温度は500℃、圧力を75torr、
原料ガスの総流量は1l/minとした。ドーパントに
は、(CH3 3 SiN3 を1×10-7〜4×10-4
ol/minを原料ガスに混入することによりドープし
た。このようにしても良好に発光するLEDを形成する
ことができる。 (実施例9)
【0028】図9は本発明の他の実施例として、実施例
7と同様なNドーピングを行なった半導体レーザ装置の
概略構成図である。GaAs基板91上にn−ZnSe
バッファ層92、n−ZnSeクラッド層93、アンド
ープZnSe活性層94、p−ZnSeクラッド層95
が形成され、その上にn−ZnSe電流阻止層96、p
−ZnSeコンタクト層97が形成されている。98、
99は金属電極である。ZnSe層は実施例8と同様に
形成できる。このようにしても半導体レーザ装置を提供
できる。
【0029】なお、実施例8、9においてはZnSeに
ついて示したが、他のII−VI族例えばZnSx Se1-x
(0≦x≦1)についても同様に実施できる。また、G
aAs基板を用いた例について示したが、ZnSe等の
II−VI族の基板を用いても同様に実施できる。 (実施例10)
【0030】図10は本発明の他の実施例として実施例
7と同様なNドーピングを行なった。LEDの概略構成
図である。n−SiC基板101上にn−SiC層10
2(Nドープ、5×1018〜5×1019cm-3たとえば
1×1019cm-3、Alドープ、1×1017cm-3〜1
×1019cm-3、たとえば5×1018)が3μm形成さ
れ、その上にp−SiC層103(Alドープ、5×1
18〜5×1019cm-3例えば1×1019cm-3)が2
μm形成されている。図中104、105は金属電極で
ある。なお、本実施例においては、n型基板を用いた例
について示したが、p型基板を用いても同様に実施でき
る。
【0031】また、ドーピング用原料には他のアジド基
及びIV族元素を含む化合物としてトリメチルシリルメチ
ルアジド((CH3 3 SiCH2 3 )、トリエチル
シリルアジド((CH2 5 3 SiN3 )等を使用し
ても同様に実施できる。その他、本発明はその趣旨を逸
脱しない範囲で種々変形して実施することができる。
【0032】
【発明の効果】以上詳述したように本発明によれば、比
較的低温で気相成長を行なうことができ、かつナイトラ
イド結晶中への窒素の取り込まれを促進する。また、制
御性に優れたドーピングが可能になり、高品質の半導体
素子が得られ、産業上の要求に十分応えられる。
【図面の簡単な説明】
【図1】 第1の実施例であるLEDの概略断面図。
【図2】 成長装置の概略構成図。
【図3】 本発明の第2の実施例に係るLEDチップを
樹脂ケースに埋め込んだ図。
【図4】 第3の実施例であるLEDの概略断面図。
【図5】 第4の実施例である半導体レーザの概略断面
図。
【図6】 第5の実例であるバイポーラトランジスタの
概略断面図。
【図7】 第6の実施例であるLEDの概略断面図。
【図8】 第8の実施例であるLEDの概略断面図。
【図9】 第9の実施例である半導体レーザの概略断面
図。
【図10】 第10の実施例であるLEDの概略断面
図。
【符号の説明】
11……サファイア基板 12……n−Ga0.7 Al
0.3 N層 13……p−Ga0.7 Al0.3 N層 21……反応管
24……サセプタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 33/00 C 8934−4M H01S 3/18 9170−4M

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 窒素を含む薄膜の気相成長を行うに当た
    り、アジド基を含む有機金属化合物或いはアジド基及び
    IV族元素を含む化合物を用いることを特徴とする薄膜の
    製造方法。
  2. 【請求項2】 前記アジド基を含む有機金属化合物或い
    は、アジド基及びIV族元素を含む化合物がR3 MN
    3 (但しRはアルキル基、Mは金属或いは、IV族元素)
    であることを特徴とする請求項1に記載の薄膜の製造方
    法。
JP5596292A 1991-07-23 1992-03-16 薄膜の製造方法 Expired - Fee Related JP3176975B2 (ja)

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115880A (ja) * 1994-10-17 1996-05-07 Matsushita Electric Ind Co Ltd p型窒化ガリウム系化合物半導体の製造方法
JPH09289351A (ja) * 1996-04-19 1997-11-04 Matsushita Electric Ind Co Ltd 半導体発光素子
WO1998044539A1 (fr) * 1997-03-28 1998-10-08 Sharp Kabushiki Kaisha Procede de fabrication de composes semi-conducteurs
KR100416738B1 (ko) * 1996-12-30 2004-04-21 삼성전기주식회사 기상결정성장법에의한ZnSe단결정제조장치
JP2014187112A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置およびその製造方法
JP2015091933A (ja) * 2013-09-26 2015-05-14 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC 硫化亜鉛硬度の増大
JP2017048104A (ja) * 2016-08-26 2017-03-09 株式会社東芝 SiCエピタキシャルウェハおよび半導体装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08115880A (ja) * 1994-10-17 1996-05-07 Matsushita Electric Ind Co Ltd p型窒化ガリウム系化合物半導体の製造方法
JPH09289351A (ja) * 1996-04-19 1997-11-04 Matsushita Electric Ind Co Ltd 半導体発光素子
KR100416738B1 (ko) * 1996-12-30 2004-04-21 삼성전기주식회사 기상결정성장법에의한ZnSe단결정제조장치
WO1998044539A1 (fr) * 1997-03-28 1998-10-08 Sharp Kabushiki Kaisha Procede de fabrication de composes semi-conducteurs
US6358822B1 (en) 1997-03-28 2002-03-19 Sharp Kabushiki Kaisha Method of epitaxially growing III-V compound semiconductor containing nitrogen and at least another group V element utilizing MBE
JP2014187112A (ja) * 2013-03-22 2014-10-02 Toshiba Corp 半導体装置およびその製造方法
JP2015091933A (ja) * 2013-09-26 2015-05-14 ローム アンド ハース エレクトロニック マテリアルズ エルエルシーRohm and Haas Electronic Materials LLC 硫化亜鉛硬度の増大
JP2017048104A (ja) * 2016-08-26 2017-03-09 株式会社東芝 SiCエピタキシャルウェハおよび半導体装置

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