JPH05103303A - 時間軸補正回路 - Google Patents
時間軸補正回路Info
- Publication number
- JPH05103303A JPH05103303A JP3260198A JP26019891A JPH05103303A JP H05103303 A JPH05103303 A JP H05103303A JP 3260198 A JP3260198 A JP 3260198A JP 26019891 A JP26019891 A JP 26019891A JP H05103303 A JPH05103303 A JP H05103303A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- reference clock
- generation circuit
- address
- Prior art date
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Abstract
(57)【要約】 （修正有）
【目的】高周波の時間軸における画像のゆらぎを減ら
す。 【構成】基準クロック入力信号１１０により書込みアド
レス１０２を発生する書込みアドレス発生回路４と、信
号１１０を介して基準水平同期信号１０３を発生する基
準水平同期信号発生回路７と、水平同期信号１０１の周
期と基準水平同期信号１０３の周期との差を検出し補正
信号１０４を出力する差検出回路６と、信号１１０と差
検出回路６から出力される補正信号１０４とを入力して
読出しアドレス１０５を発生する読出しアドレス発生回
路５と、信号１１０を介して映像入力信号１０６をデジ
タルデータに変換するＡ／Ｄ変換回路１と、Ａ／Ｄ変換
回路１からのデジタル映像信号１０７を、書込みアドレ
ス１０２を介して格納し、また、読出しアドレス１０５
を介してデジタル映像信号１０８を出力する記憶回路２
と、デジタル映像入力信号１０８を信号１１０を介して
アナログの映像出力信号１０９に変換して出力するＤ／
Ａ変換回路３とを備える。
す。 【構成】基準クロック入力信号１１０により書込みアド
レス１０２を発生する書込みアドレス発生回路４と、信
号１１０を介して基準水平同期信号１０３を発生する基
準水平同期信号発生回路７と、水平同期信号１０１の周
期と基準水平同期信号１０３の周期との差を検出し補正
信号１０４を出力する差検出回路６と、信号１１０と差
検出回路６から出力される補正信号１０４とを入力して
読出しアドレス１０５を発生する読出しアドレス発生回
路５と、信号１１０を介して映像入力信号１０６をデジ
タルデータに変換するＡ／Ｄ変換回路１と、Ａ／Ｄ変換
回路１からのデジタル映像信号１０７を、書込みアドレ
ス１０２を介して格納し、また、読出しアドレス１０５
を介してデジタル映像信号１０８を出力する記憶回路２
と、デジタル映像入力信号１０８を信号１１０を介して
アナログの映像出力信号１０９に変換して出力するＤ／
Ａ変換回路３とを備える。
Description
【０００１】
【産業上の利用分野】本発明は時間軸補正回路に関し、
特に、映像信号の時間軸を補正するために利用される時
間軸補正回路に関する。
特に、映像信号の時間軸を補正するために利用される時
間軸補正回路に関する。
【０００２】
【従来の技術】従来、例えばＶＴＲにおいて、テープの
伸縮またはドラム、キャプシタンなどの回転体における
回転むらにより記憶された時間に対して、再生された時
間が一致せず時間誤差を含む状態となり、その結果映像
画面上の出力として横揺れと云う現象が見られる。これ
を防止するのが時間軸補正回路であり、図３に従来例の
ブロック図が示される。
伸縮またはドラム、キャプシタンなどの回転体における
回転むらにより記憶された時間に対して、再生された時
間が一致せず時間誤差を含む状態となり、その結果映像
画面上の出力として横揺れと云う現象が見られる。これ
を防止するのが時間軸補正回路であり、図３に従来例の
ブロック図が示される。
【０００３】図３において、端子５６より入力される水
平同期信号１１１の周期に位相同期したクロック１１９
を発生する書込みクロック発生回路１３と、水平同期信
号１１１をリセットとし、書込みクロック発生回路１３
のクロック１１９により書込みアドレス１１２を発生す
る書込みアドレス発生回路１１と、基準クロック入力信
号１１８により読出しアドレスを発生する読出しアドレ
ス発生回路１２と、書込みクロック発生回路１３のクロ
ック１１９により、映像信号１１４をデジタルデータに
変換するＡ／Ｄ変換回路８と、Ａ／Ｄ変換回路８のデー
タ出力を書込みアドレス発生回路１１より出力されるア
ドレス１１２に格納し、読出しアドレス発生回路１２よ
り出力されるアドレスにおいて出力する記憶回路９と、
記憶回路９のデータ出力を基準クロック入力信号１１８
により映像出力信号１１７に変換するＤ／Ａ変換回路１
０とを備えて構成される。
平同期信号１１１の周期に位相同期したクロック１１９
を発生する書込みクロック発生回路１３と、水平同期信
号１１１をリセットとし、書込みクロック発生回路１３
のクロック１１９により書込みアドレス１１２を発生す
る書込みアドレス発生回路１１と、基準クロック入力信
号１１８により読出しアドレスを発生する読出しアドレ
ス発生回路１２と、書込みクロック発生回路１３のクロ
ック１１９により、映像信号１１４をデジタルデータに
変換するＡ／Ｄ変換回路８と、Ａ／Ｄ変換回路８のデー
タ出力を書込みアドレス発生回路１１より出力されるア
ドレス１１２に格納し、読出しアドレス発生回路１２よ
り出力されるアドレスにおいて出力する記憶回路９と、
記憶回路９のデータ出力を基準クロック入力信号１１８
により映像出力信号１１７に変換するＤ／Ａ変換回路１
０とを備えて構成される。
【０００４】次に、本従来例の動作につき、図３および
図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）
および（ｇ）に示されるタイミング図を参照して説明す
る。
図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）
および（ｇ）に示されるタイミング図を参照して説明す
る。
【０００５】書込みクロック発生回路１３においては、
端子５６より入力される水平同期信号１１１に対して位
相同期された書込みクロック１１９が生成され、Ａ／Ｄ
変換回路８および書込みアドレス発生回路１１に入力さ
れる。書込みアドレス発生回路１１においては、例え
ば、水平同期信号１１１の立下りエッジをリセットとし
て、書込みアドレス発生回路１１のクロック１１９を介
して書込みアドレス１１２が出力され、記憶回路９に入
力される。読出しアドレス発生回路１２においては、基
準クロック入力信号１１８を介して読出しアドレス１１
３が生成され、記憶回路９に入力される。端子５５より
入力される入力信号１１４は、Ａ／Ｄ変換回路８に入力
され、Ａ／Ｄ変換回路８において、書込みクロック発生
回路１３より入力されるクロック１１９を介してデジタ
ルデータ１１５に変換されて出力され、記憶回路９に入
力される。記憶回路９においては、Ａ／Ｄ変換回路８よ
り出力されるデジタルデータ１１５が書込みアドレス１
１２に対応して格納され、読出しアドレス１１３に対応
する格納データが、デジタルデータ１１６として出力さ
れ、Ｄ／Ａ変換回路１０に入力される。Ｄ／Ａ変換回路
１０においては、デジタルデータ１１６が基準クロック
入力信号１１８を介してアナログ信号に変換され、端子
５５より入力される映像入力信号１１４に対して、時間
軸の補正された映像出力信号１１７として端子５７より
出力される。
端子５６より入力される水平同期信号１１１に対して位
相同期された書込みクロック１１９が生成され、Ａ／Ｄ
変換回路８および書込みアドレス発生回路１１に入力さ
れる。書込みアドレス発生回路１１においては、例え
ば、水平同期信号１１１の立下りエッジをリセットとし
て、書込みアドレス発生回路１１のクロック１１９を介
して書込みアドレス１１２が出力され、記憶回路９に入
力される。読出しアドレス発生回路１２においては、基
準クロック入力信号１１８を介して読出しアドレス１１
３が生成され、記憶回路９に入力される。端子５５より
入力される入力信号１１４は、Ａ／Ｄ変換回路８に入力
され、Ａ／Ｄ変換回路８において、書込みクロック発生
回路１３より入力されるクロック１１９を介してデジタ
ルデータ１１５に変換されて出力され、記憶回路９に入
力される。記憶回路９においては、Ａ／Ｄ変換回路８よ
り出力されるデジタルデータ１１５が書込みアドレス１
１２に対応して格納され、読出しアドレス１１３に対応
する格納データが、デジタルデータ１１６として出力さ
れ、Ｄ／Ａ変換回路１０に入力される。Ｄ／Ａ変換回路
１０においては、デジタルデータ１１６が基準クロック
入力信号１１８を介してアナログ信号に変換され、端子
５５より入力される映像入力信号１１４に対して、時間
軸の補正された映像出力信号１１７として端子５７より
出力される。
【０００６】
【発明が解決しようとする課題】上述した従来の時間軸
補正回路においては、書込みクロック発生回路１３にお
いて、時間誤差が含まれている水平同期信号の周期に対
してクロックの個数と位相を合わせるために、一般的に
は位相比較器、低域フィルタ、電圧制御発振器および分
周器等により構成されたＰＬＬ（位相同期ループ）が用
いられているが、このＰＬＬを使用することにより、水
平同期信号の周期にクロックの個数が後から追従してゆ
く状態となるために、クロックの個数のずれが生じ、特
に数ｋＨｚの高周波帯における時間誤差の場合において
は、ＰＬＬで対応することが不可能となり、画面上にお
いて映像の揺れが残留するという欠点がある。
補正回路においては、書込みクロック発生回路１３にお
いて、時間誤差が含まれている水平同期信号の周期に対
してクロックの個数と位相を合わせるために、一般的に
は位相比較器、低域フィルタ、電圧制御発振器および分
周器等により構成されたＰＬＬ（位相同期ループ）が用
いられているが、このＰＬＬを使用することにより、水
平同期信号の周期にクロックの個数が後から追従してゆ
く状態となるために、クロックの個数のずれが生じ、特
に数ｋＨｚの高周波帯における時間誤差の場合において
は、ＰＬＬで対応することが不可能となり、画面上にお
いて映像の揺れが残留するという欠点がある。
【０００７】
【課題を解決するための手段】本発明の時間軸補正回路
は、水平同期信号をリセットとして、基準クロック入力
信号により書込みアドレスを発生する書込みアドレス発
生回路と、前記基準クロック入力信号によるカウント操
作を介して、所定の基準水平同期信号を発生する基準水
平同期信号発生回路と、前記水平同期信号の周期と前記
基準水平同期信号の周期との差を検出して、補正信号を
出力する差検出回路と、前記基準クロック入力信号と前
記補正信号とを入力して、読出しアドレスを発生する読
出しアドレス発生回路と、前記基準クロック入力信号を
介して、所定の映像入力信号をデジタル映像信号に変換
するＡ／Ｄ変換回路と、前記デジタル映像信号を、前記
書込みアドレスを介して格納するとともに、前記読出し
アドレスを介して当該デジタル映像信号を出力する記憶
回路と、前記記憶回路から出力されるデジタル映像信号
を、前記基準クロック入力信号を介してアナログの映像
出力信号に変換して出力するＤ／Ａ変換回路とを備えて
構成される。
は、水平同期信号をリセットとして、基準クロック入力
信号により書込みアドレスを発生する書込みアドレス発
生回路と、前記基準クロック入力信号によるカウント操
作を介して、所定の基準水平同期信号を発生する基準水
平同期信号発生回路と、前記水平同期信号の周期と前記
基準水平同期信号の周期との差を検出して、補正信号を
出力する差検出回路と、前記基準クロック入力信号と前
記補正信号とを入力して、読出しアドレスを発生する読
出しアドレス発生回路と、前記基準クロック入力信号を
介して、所定の映像入力信号をデジタル映像信号に変換
するＡ／Ｄ変換回路と、前記デジタル映像信号を、前記
書込みアドレスを介して格納するとともに、前記読出し
アドレスを介して当該デジタル映像信号を出力する記憶
回路と、前記記憶回路から出力されるデジタル映像信号
を、前記基準クロック入力信号を介してアナログの映像
出力信号に変換して出力するＤ／Ａ変換回路とを備えて
構成される。
【０００８】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、端子５２
より入力される水平同期信号１０１をリセットとして、
端子５４より入力される基準クロック入力信号１１０に
より書込みアドレス１０２を発生する書込みアドレス発
生回路４と、基準クロック入力信号１１０によるカウン
ト操作により基準水平同期信号１０３を発生する基準水
平同期信号発生回路７と、水平同期信号１０１の周期と
前記基準水平同期信号１０３の周期との差を検出して、
補正信号１０４を出力する差検出回路６と、基準クロッ
ク入力信号１１０と差検出回路６から出力される補正信
号１０４とを入力して読出しアドレス１０５を発生する
読出しアドレス発生回路５と、基準クロック入力信号１
１０を介して、映像入力信号１０６をデジタルデータに
変換するＡ／Ｄ変換回路１と、Ａ／Ｄ変換回路１から出
力されるデジタル映像信号１０７を、書込みアドレス発
生回路４より出力される書込みアドレス１０２を介して
格納し、また、読出しアドレス発生回路５より出力され
る読出しアドレス１０５を介して当該デジタル映像信号
１０８を出力する記憶回路２と、記憶回路２から出力さ
れるデジタル映像入力信号１０８を基準クロック入力信
号１１０を介してアナログの映像出力信号１０９に変換
して出力するＤ／Ａ変換回路３とを備えて構成される。
である。図１に示されるように、本実施例は、端子５２
より入力される水平同期信号１０１をリセットとして、
端子５４より入力される基準クロック入力信号１１０に
より書込みアドレス１０２を発生する書込みアドレス発
生回路４と、基準クロック入力信号１１０によるカウン
ト操作により基準水平同期信号１０３を発生する基準水
平同期信号発生回路７と、水平同期信号１０１の周期と
前記基準水平同期信号１０３の周期との差を検出して、
補正信号１０４を出力する差検出回路６と、基準クロッ
ク入力信号１１０と差検出回路６から出力される補正信
号１０４とを入力して読出しアドレス１０５を発生する
読出しアドレス発生回路５と、基準クロック入力信号１
１０を介して、映像入力信号１０６をデジタルデータに
変換するＡ／Ｄ変換回路１と、Ａ／Ｄ変換回路１から出
力されるデジタル映像信号１０７を、書込みアドレス発
生回路４より出力される書込みアドレス１０２を介して
格納し、また、読出しアドレス発生回路５より出力され
る読出しアドレス１０５を介して当該デジタル映像信号
１０８を出力する記憶回路２と、記憶回路２から出力さ
れるデジタル映像入力信号１０８を基準クロック入力信
号１１０を介してアナログの映像出力信号１０９に変換
して出力するＤ／Ａ変換回路３とを備えて構成される。
【００１０】次に、本実施例の動作について、図１およ
び図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）および（ｉ）のタイミング図を
参照して説明する。
び図２（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）および（ｉ）のタイミング図を
参照して説明する。
【００１１】書込みアドレス発生回路４においては、水
平同期信号１０１（図２（ａ）を参照）をリセットと
し、基準クロック入力信号１１０を介して書込みアドレ
ス１０２（図２（ｂ）を参照）が生成される。差検出回
路６においては、基準クロック入力信号１１０を介して
基準水平同期信号発生回路７において生成される基準水
平同期信号１０３（図２（ｃ）を参照）の周期と、水平
同期信号１０１の周期との差が１周期ごとに検出され、
例えば、水平同期信号１０１の周期よりも、基準水平同
期信号１０３の周期の方が長ければマイナス、逆に、水
平同期信号１０１の周期よりも、基準水平同期信号１０
３の周期の方が短ければプラスの補正値が、補正信号１
０４（図２（ｄ）を参照）として出力される。読出しア
ドレス発生回路５においては、基準クロック入力信号１
１０と差検出回路６より出力される補正信号１０４を受
けて、前記補正値がマイナスの時には読出し時のデータ
が補正値分だけ追加され、また補正値がプラスの時には
読出し時のデータが補正値分だけ削除される動作が、一
定アドレス間隔において行われるように読出しアドレス
１０５（図（ｅ）を参照）が生成されて出力される。Ａ
／Ｄ変換回路１においては、基準クロック入力信号１１
０を介して、映像入力信号１０６（図２（ｆ）を参照）
がデジタル映像信号１０７（図２（ｇ）を参照）に変換
されて出力され、記憶回路２に入力される。記憶回路２
においては、Ａ／Ｄ変換回路１より出力されるデジタル
映像信号１０７が、書込みアドレス発生回路４より出力
される書込みアドレス１０２を介して格納され、そして
また、読出しアドレス発生回路５より出力される読出し
アドレス１０５を介して読出され、デジタル映像信号１
０８（図２（ｈ）を参照）として出力される。Ｄ／Ａ変
換回路３においては、記憶回路２より読出されるデジタ
ル映像信号１０８が、基準クロック入力信号１１０を介
してアナログの映像信号に変換され、映像出力信号１０
９として端子５３を介して出力される。
平同期信号１０１（図２（ａ）を参照）をリセットと
し、基準クロック入力信号１１０を介して書込みアドレ
ス１０２（図２（ｂ）を参照）が生成される。差検出回
路６においては、基準クロック入力信号１１０を介して
基準水平同期信号発生回路７において生成される基準水
平同期信号１０３（図２（ｃ）を参照）の周期と、水平
同期信号１０１の周期との差が１周期ごとに検出され、
例えば、水平同期信号１０１の周期よりも、基準水平同
期信号１０３の周期の方が長ければマイナス、逆に、水
平同期信号１０１の周期よりも、基準水平同期信号１０
３の周期の方が短ければプラスの補正値が、補正信号１
０４（図２（ｄ）を参照）として出力される。読出しア
ドレス発生回路５においては、基準クロック入力信号１
１０と差検出回路６より出力される補正信号１０４を受
けて、前記補正値がマイナスの時には読出し時のデータ
が補正値分だけ追加され、また補正値がプラスの時には
読出し時のデータが補正値分だけ削除される動作が、一
定アドレス間隔において行われるように読出しアドレス
１０５（図（ｅ）を参照）が生成されて出力される。Ａ
／Ｄ変換回路１においては、基準クロック入力信号１１
０を介して、映像入力信号１０６（図２（ｆ）を参照）
がデジタル映像信号１０７（図２（ｇ）を参照）に変換
されて出力され、記憶回路２に入力される。記憶回路２
においては、Ａ／Ｄ変換回路１より出力されるデジタル
映像信号１０７が、書込みアドレス発生回路４より出力
される書込みアドレス１０２を介して格納され、そして
また、読出しアドレス発生回路５より出力される読出し
アドレス１０５を介して読出され、デジタル映像信号１
０８（図２（ｈ）を参照）として出力される。Ｄ／Ａ変
換回路３においては、記憶回路２より読出されるデジタ
ル映像信号１０８が、基準クロック入力信号１１０を介
してアナログの映像信号に変換され、映像出力信号１０
９として端子５３を介して出力される。
【００１２】なお、上記の説明においては、映像信号を
入出力信号の対象とした場合についての説明を行ってい
るが、他の輝度信号、低域変換された色信号、ＲＧＢ信
号および色差信号等についても、同様に、時間軸補正の
入出力の対象として本発明が適用できることは云うまで
もない。
入出力信号の対象とした場合についての説明を行ってい
るが、他の輝度信号、低域変換された色信号、ＲＧＢ信
号および色差信号等についても、同様に、時間軸補正の
入出力の対象として本発明が適用できることは云うまで
もない。
【００１３】
【発明の効果】以上説明したように、本発明は、ＰＬＬ
を使用することなく、記憶回路における書込み側と読出
し側とにおいて同一クロックを用い、書込み側の水平同
期信号の周期の差を、前記記憶回路の読出しアドレスに
置換することにより時間誤差を低減することが可能とな
り、表示画面上における揺れを抑制することができると
いう効果がある。
を使用することなく、記憶回路における書込み側と読出
し側とにおいて同一クロックを用い、書込み側の水平同
期信号の周期の差を、前記記憶回路の読出しアドレスに
置換することにより時間誤差を低減することが可能とな
り、表示画面上における揺れを抑制することができると
いう効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における動作の一例を示すタイミング
図である。
図である。
【図３】従来例を示すブロック図である。
【図４】従来例における動作の一例を示すタイミング図
である。
である。
１、８ Ａ／Ｄ変換回路 ２、９ 記憶回路 ３、１０ Ｄ／Ａ変換回路 ４、１１ 書込みアドレス発生回路 ５、１２ 読出しアドレス発生回路 ６ 差検出回路 ７ 基準水平同期信号発生回路 １３ 書込みクロック発生回路
Claims (1)
- 【請求項１】 水平同期信号をリセットとして、基準ク
ロック入力信号により書込みアドレスを発生する書込み
アドレス発生回路と、 前記基準クロック入力信号によるカウント操作を介し
て、所定の基準水平同期信号を発生する基準水平同期信
号発生回路と、 前記水平同期信号の周期と前記基準水平同期信号の周期
との差を検出して、補正信号を出力する差検出回路と、 前記基準クロック入力信号と前記補正信号とを入力し
て、読出しアドレスを発生する読出しアドレス発生回路
と、 前記基準クロック入力信号を介して、所定の映像入力信
号をデジタル映像信号に変換するＡ／Ｄ変換回路と、 前記デジタル映像信号を、前記書込みアドレスを介して
格納するとともに、前記読出しアドレスを介して当該デ
ジタル映像信号を出力する記憶回路と、 前記記憶回路から出力されるデジタル映像信号を、前記
基準クロック入力信号を介してアナログの映像出力信号
に変換して出力するＤ／Ａ変換回路と、 を備えることを特徴とする時間軸補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260198A JP2901398B2 (ja) | 1991-10-08 | 1991-10-08 | 時間軸補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3260198A JP2901398B2 (ja) | 1991-10-08 | 1991-10-08 | 時間軸補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05103303A true JPH05103303A (ja) | 1993-04-23 |
| JP2901398B2 JP2901398B2 (ja) | 1999-06-07 |
Family
ID=17344698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3260198A Expired - Fee Related JP2901398B2 (ja) | 1991-10-08 | 1991-10-08 | 時間軸補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2901398B2 (ja) |
-
1991
- 1991-10-08 JP JP3260198A patent/JP2901398B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2901398B2 (ja) | 1999-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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