JPH05102650A - 半導体集積回路装置の実装方法 - Google Patents
半導体集積回路装置の実装方法Info
- Publication number
- JPH05102650A JPH05102650A JP3257296A JP25729691A JPH05102650A JP H05102650 A JPH05102650 A JP H05102650A JP 3257296 A JP3257296 A JP 3257296A JP 25729691 A JP25729691 A JP 25729691A JP H05102650 A JPH05102650 A JP H05102650A
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- Japan
- Prior art keywords
- lsi package
- lead
- solder
- flux
- mounting
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- Pending
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
Abstract
(57)【要約】
【目的】 表面実装形ＬＳＩパッケージのリードを狭ピ
ッチのランド上に確実に半田付けする技術を提供する。 【構成】 表面実装形ＬＳＩパッケージ２のリード６に
フラックスおよび粉末状の半田を順次被着した後、前記
リード６を基板９のランド１０上に搭載して半田リフロ
ーを行う方法である。
ッチのランド上に確実に半田付けする技術を提供する。 【構成】 表面実装形ＬＳＩパッケージ２のリード６に
フラックスおよび粉末状の半田を順次被着した後、前記
リード６を基板９のランド１０上に搭載して半田リフロ
ーを行う方法である。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
実装技術に関し、特に、表面実装形ＬＳＩパッケージの
実装に適用して有効な技術に関する。
実装技術に関し、特に、表面実装形ＬＳＩパッケージの
実装に適用して有効な技術に関する。
【０００２】
【従来の技術】ＱＦＰ(Quad Flat Package) 、ＳＯＪ(S
mall Outline J-lead package)などの表面実装形ＬＳＩ
パッケージをプリント配線基板に実装するには、基板の
ランド（電極）上に半田クリームを塗布した後、チップ
マウント装置を用いてＬＳＩパッケージのリードを上記
ランド上に搭載し、次いで上記半田クリームを加熱、リ
フローする方法が用いられている。
mall Outline J-lead package)などの表面実装形ＬＳＩ
パッケージをプリント配線基板に実装するには、基板の
ランド（電極）上に半田クリームを塗布した後、チップ
マウント装置を用いてＬＳＩパッケージのリードを上記
ランド上に搭載し、次いで上記半田クリームを加熱、リ
フローする方法が用いられている。
【０００３】なお、上記したＬＳＩパッケージのリフロ
ー半田付け技術については、株式会社トリケップス発行
の「高密度表面実装における接続技術」Ｐ１４５などに
記載されている。
ー半田付け技術については、株式会社トリケップス発行
の「高密度表面実装における接続技術」Ｐ１４５などに
記載されている。
【０００４】
【発明が解決しようとする課題】従来、プリント配線基
板のランド上に半田クリームを塗布する方法として、メ
タルマスクを用いたスクリーン印刷法が知られている。
板のランド上に半田クリームを塗布する方法として、メ
タルマスクを用いたスクリーン印刷法が知られている。
【０００５】ところが、ＬＳＩパッケージの狭ピッチ化
に伴ってランドも狭ピッチ化されてくると、メタルマス
クの孔が微細になってくるため、従来のスクリーン印刷
法では半田クリームをランド上に確実に塗布することが
困難になり、半田付け不良が発生し易くなるという問題
がある。
に伴ってランドも狭ピッチ化されてくると、メタルマス
クの孔が微細になってくるため、従来のスクリーン印刷
法では半田クリームをランド上に確実に塗布することが
困難になり、半田付け不良が発生し易くなるという問題
がある。
【０００６】本発明は、上記した問題点に着目してなさ
れたものであり、その目的は、表面実装形ＬＳＩパッケ
ージのリードを狭ピッチのランド上に確実に半田付けす
ることのできる技術を提供することにある。
れたものであり、その目的は、表面実装形ＬＳＩパッケ
ージのリードを狭ピッチのランド上に確実に半田付けす
ることのできる技術を提供することにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【０００９】本発明による表面実装形ＬＳＩパッケージ
の実装方法は、ＬＳＩパッケージのリードにフラックス
および粉末状の半田を順次被着した後、前記リードを基
板のランド上に搭載して半田リフローを行うものであ
る。
の実装方法は、ＬＳＩパッケージのリードにフラックス
および粉末状の半田を順次被着した後、前記リードを基
板のランド上に搭載して半田リフローを行うものであ
る。
【００１０】
【作用】上記した手段によれば、基板のランド上にクリ
ーム半田を塗布する工程が省略され、さらに狭ピッチの
ランド上にリードを確実に半田付けすることが可能とな
る。
ーム半田を塗布する工程が省略され、さらに狭ピッチの
ランド上にリードを確実に半田付けすることが可能とな
る。
【００１１】
【実施例１】以下、図１〜図３を用いて、本発明の一実
施例である表面実装形ＬＳＩパッケージの実装方法を説
明する。
施例である表面実装形ＬＳＩパッケージの実装方法を説
明する。
【００１２】まず、図１に示すように、チップマウント
装置などに装着された吸着ノズル１を用いてＬＳＩパッ
ケージ２を真空吸着し、これを第一のトレー３の上方に
搬送する。このＬＳＩパッケージ２は、例えば表面実装
形パッケージの一種のＱＦＰである。
装置などに装着された吸着ノズル１を用いてＬＳＩパッ
ケージ２を真空吸着し、これを第一のトレー３の上方に
搬送する。このＬＳＩパッケージ２は、例えば表面実装
形パッケージの一種のＱＦＰである。
【００１３】上記トレー３には、例えばロジン系のフラ
ックス４が充填されている。また、トレー３の中央に
は、ＬＳＩパッケージ２の下面にフラックス４が付着す
るのを防止するための平板５が取り付けられている。こ
の平板５の上面は、上記ＬＳＩパッケージ２の下面とほ
ぼ同じ面積を有している。
ックス４が充填されている。また、トレー３の中央に
は、ＬＳＩパッケージ２の下面にフラックス４が付着す
るのを防止するための平板５が取り付けられている。こ
の平板５の上面は、上記ＬＳＩパッケージ２の下面とほ
ぼ同じ面積を有している。
【００１４】次に、ＬＳＩパッケージ２の下面が平板５
の上面に当接するまで吸着ノズル１を下降し、ＬＳＩパ
ッケージ２のリード６の先端にフラックス４を被着させ
た後、上記ＬＳＩパッケージ２を図２に示す第二のトレ
ー７の上方に搬送する。
の上面に当接するまで吸着ノズル１を下降し、ＬＳＩパ
ッケージ２のリード６の先端にフラックス４を被着させ
た後、上記ＬＳＩパッケージ２を図２に示す第二のトレ
ー７の上方に搬送する。
【００１５】上記トレー７には、粉末状の半田８が充填
されている。また、トレー７の中央には、ＬＳＩパッケ
ージ２の下面に半田８が付着するのを防止するための平
板５が取り付けられている。この平板５も、前記第一の
トレー３の平板５と同じく、その上面がＬＳＩパッケー
ジ２の下面とほぼ同じ面積を有している。
されている。また、トレー７の中央には、ＬＳＩパッケ
ージ２の下面に半田８が付着するのを防止するための平
板５が取り付けられている。この平板５も、前記第一の
トレー３の平板５と同じく、その上面がＬＳＩパッケー
ジ２の下面とほぼ同じ面積を有している。
【００１６】次に、上記ＬＳＩパッケージ２の下面が平
板５の上面に当接するまで吸着ノズル１を下降すること
によって、ＬＳＩパッケージ２のリード６の先端に粉末
状の半田８を被着させる。リード６の先端には、フラッ
クス４が被着されているので、半田８は、このフラック
ス４の表面に付着する。
板５の上面に当接するまで吸着ノズル１を下降すること
によって、ＬＳＩパッケージ２のリード６の先端に粉末
状の半田８を被着させる。リード６の先端には、フラッ
クス４が被着されているので、半田８は、このフラック
ス４の表面に付着する。
【００１７】次に、上記ＬＳＩパッケージ２を図３に示
すプリント配線基板９の上方に搬送する。このプリント
配線基板９の上面には、Ｃｕなどの導体からなるランド
１０が設けられている。
すプリント配線基板９の上方に搬送する。このプリント
配線基板９の上面には、Ｃｕなどの導体からなるランド
１０が設けられている。
【００１８】その後、吸着ノズル１を下降してＬＳＩパ
ッケージ２のリード６をランド１０上に搭載し、この状
態でプリント配線基板９をリフロー炉に搬送して半田８
を加熱、リフローさせることにより、リード６をランド
１０に半田付けする。
ッケージ２のリード６をランド１０上に搭載し、この状
態でプリント配線基板９をリフロー炉に搬送して半田８
を加熱、リフローさせることにより、リード６をランド
１０に半田付けする。
【００１９】このように、本実施例によるＬＳＩパッケ
ージ２の実装方法によれば、ランド１０上にクリーム半
田を塗布する工程がないので、ランド１０のピッチが狭
い場合でもリード６をランド１０に確実に半田付けする
ことができる。
ージ２の実装方法によれば、ランド１０上にクリーム半
田を塗布する工程がないので、ランド１０のピッチが狭
い場合でもリード６をランド１０に確実に半田付けする
ことができる。
【００２０】
【実施例２】図４は、ＬＳＩパッケージ２のリード６に
フラックス４を被着する他の方法を示している。
フラックス４を被着する他の方法を示している。
【００２１】すなわち、リード６の近傍にノズル１１を
配置し、その先端からフラックス４を噴霧してリード６
の先端に被着させる。このとき、ＬＳＩパッケージ２の
下面などにフラックス４が付着するのを防止するため、
図に示すような保護カバー１２でＬＳＩパッケージ２の
下面を覆いながらフラックス４を噴霧するとよい。
配置し、その先端からフラックス４を噴霧してリード６
の先端に被着させる。このとき、ＬＳＩパッケージ２の
下面などにフラックス４が付着するのを防止するため、
図に示すような保護カバー１２でＬＳＩパッケージ２の
下面を覆いながらフラックス４を噴霧するとよい。
【００２２】また、フラックス４を被着した後のリード
６に粉末状の半田を被着する場合も、上記の方法を用い
ることができる。
６に粉末状の半田を被着する場合も、上記の方法を用い
ることができる。
【００２３】本実施例によれば、ランド１０上にクリー
ム半田を塗布する工程がないので、前記実施例と同様の
効果を得ることができる。
ム半田を塗布する工程がないので、前記実施例と同様の
効果を得ることができる。
【００２４】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００２５】前記実施例では、表面実装形ＬＳＩパッケ
ージの実装方法に適用した場合について説明したが、半
田リフロー方式によって基板に実装される単体チップ部
品や異形部品などの実装に適用することもできる。
ージの実装方法に適用した場合について説明したが、半
田リフロー方式によって基板に実装される単体チップ部
品や異形部品などの実装に適用することもできる。
【００２６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００２７】本発明によれば、基板のランド上にクリー
ム半田を塗布する工程を不要としたことにより、ランド
のピッチが狭い場合でもリードを確実に半田付けするこ
とができる。
ム半田を塗布する工程を不要としたことにより、ランド
のピッチが狭い場合でもリードを確実に半田付けするこ
とができる。
【図１】本発明の一実施例であるＬＳＩパッケージの実
装方法を示す概略図である。
装方法を示す概略図である。
【図２】このＬＳＩパッケージの実装方法を示す概略図
である。
である。
【図３】このＬＳＩパッケージの実装方法を示す概略図
である。
である。
【図４】本発明の他の実施例であるＬＳＩパッケージの
実装方法を示す概略図である。
実装方法を示す概略図である。
１ 吸着ノズル ２ ＬＳＩパッケージ ３ トレー ４ フラックス ５ 平板 ６ リード ７ トレー ８ 半田 ９ プリント配線基板 １０ ランド １１ ノズル １２ 保護カバー
Claims (3)
- 【請求項１】 表面実装形ＬＳＩパッケージのリードに
フラックスを被着した後、前記リードに粉末状の半田を
被着し、次いで前記リードを基板のランド上に搭載して
半田リフローを行うことを特徴とする半導体集積回路装
置の実装方法。 - 【請求項２】 フラックスまたは粉末状の半田をトレー
に収容し、前記トレーに上方から表面実装形ＬＳＩパッ
ケージを近づけることによって、前記フラックスまたは
前記粉末状の半田をリードに被着することを特徴とする
請求項１記載の半導体集積回路装置の実装方法。 - 【請求項３】 リードの近傍に配置したノズルを通じて
フラックスまたは粉末状の半田をリードに被着すること
を特徴とする請求項１記載の半導体集積回路装置の実装
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257296A JPH05102650A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3257296A JPH05102650A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05102650A true JPH05102650A (ja) | 1993-04-23 |
Family
ID=17304402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3257296A Pending JPH05102650A (ja) | 1991-10-04 | 1991-10-04 | 半導体集積回路装置の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05102650A (ja) |
-
1991
- 1991-10-04 JP JP3257296A patent/JPH05102650A/ja active Pending
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
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Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20081122 |
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