JPH0498832A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0498832A JPH0498832A JP21648990A JP21648990A JPH0498832A JP H0498832 A JPH0498832 A JP H0498832A JP 21648990 A JP21648990 A JP 21648990A JP 21648990 A JP21648990 A JP 21648990A JP H0498832 A JPH0498832 A JP H0498832A
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- insulating film
- etching process
- mask pattern
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Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関するもので、例えば
コンタクトホール(又はスルーホール)を絶縁膜に形成
する場合に用いられる。
コンタクトホール(又はスルーホール)を絶縁膜に形成
する場合に用いられる。
従来技術を用いた半導体装置の製造方法における工程別
の素子断面図を第3図に示す。まず、基板1上に絶縁膜
2を形成した後、絶縁膜2のコンタクトホール形成領域
に開口を有するマスクパターン3を、絶縁膜2上に形成
する(同図(a)図示)。次にこのマスクパターン3の
開口を介して、絶縁膜2の所定の深さまで等方エツチン
グを施し、窪み4を形成する(同図(b)図示)。その
後、前述のマスクパターン3の開口を介して窪み4の絶
縁膜2に対し異方性エツチングを施して、基板1を露出
させる(同図(C)図示)。エツチング終了後、前述の
マスクパターン3を除去し、コンタクトホールか形成さ
れた絶縁膜2上及び基板1上に、導電膜4を被着させる
(同図(d)図示)。
の素子断面図を第3図に示す。まず、基板1上に絶縁膜
2を形成した後、絶縁膜2のコンタクトホール形成領域
に開口を有するマスクパターン3を、絶縁膜2上に形成
する(同図(a)図示)。次にこのマスクパターン3の
開口を介して、絶縁膜2の所定の深さまで等方エツチン
グを施し、窪み4を形成する(同図(b)図示)。その
後、前述のマスクパターン3の開口を介して窪み4の絶
縁膜2に対し異方性エツチングを施して、基板1を露出
させる(同図(C)図示)。エツチング終了後、前述の
マスクパターン3を除去し、コンタクトホールか形成さ
れた絶縁膜2上及び基板1上に、導電膜4を被着させる
(同図(d)図示)。
従来の方法では第3図に示される様に、絶縁膜2にコン
タクトホールを形成する際、等方性エツチングした部分
と異方性エツチングした部分との境界部分6が鋭角とな
りやすい。従って、その鋭角部分上の導電膜5の膜厚か
極端に薄くなるために断線の原因となっていた。
タクトホールを形成する際、等方性エツチングした部分
と異方性エツチングした部分との境界部分6が鋭角とな
りやすい。従って、その鋭角部分上の導電膜5の膜厚か
極端に薄くなるために断線の原因となっていた。
本発明は、上記の問題点を解決した半導体装置の製造方
法を提供することにある。
法を提供することにある。
本発明は、基板上に絶縁膜を形成する第1の工程と、そ
の絶縁膜におけるコンタクトホール又はスルーホール形
成領域に開口を有するマスクパターンを前述の絶縁膜上
に形成する第2の工程と、その開口で露出した絶縁膜を
、等方性エツチングする第3の工程と、前述のエツチン
グされた絶縁膜を、前述のマスクパターンの開口を介し
、等方性か加味された異方性エツチングして基板を露出
させる第4の工程と、前述のマスクパターンヲ除去し、
導電膜を被着させる第5の工程とを備え、前述の第4の
工程は、異方性エツチング雰囲気中の圧力を高めること
により、好適に等方性を加味することを特徴とするもの
である。
の絶縁膜におけるコンタクトホール又はスルーホール形
成領域に開口を有するマスクパターンを前述の絶縁膜上
に形成する第2の工程と、その開口で露出した絶縁膜を
、等方性エツチングする第3の工程と、前述のエツチン
グされた絶縁膜を、前述のマスクパターンの開口を介し
、等方性か加味された異方性エツチングして基板を露出
させる第4の工程と、前述のマスクパターンヲ除去し、
導電膜を被着させる第5の工程とを備え、前述の第4の
工程は、異方性エツチング雰囲気中の圧力を高めること
により、好適に等方性を加味することを特徴とするもの
である。
本発明によれば、絶縁膜の所定の深さまで等方性エツチ
ングした後、等方性を加味した異方性エツチング方法を
用いてコンタクトホールまたはスルーホールを形成する
ため、絶縁膜のエツチング部分から鋭角部分を除去する
ことができる。
ングした後、等方性を加味した異方性エツチング方法を
用いてコンタクトホールまたはスルーホールを形成する
ため、絶縁膜のエツチング部分から鋭角部分を除去する
ことができる。
以下、添付図面を参照して本発明の詳細な説明する。
第1図は実施例にかかる半導体装置の製造方法を示す工
程別の素子断面図である。まず、SiあるいはAllな
どの基板1上に、BPSG (ボロンフォスフアシリケ
ードガラス)あるいはN5C(ノンドープシリケートガ
ラス)の絶縁膜2を形成する。その後、絶縁膜2上にフ
ォトレジストを塗布し、絶縁膜2におけるコンタクトホ
ール形成領域に開口を有するマスクパターン3を形成す
る(第1図(a)図示)。
程別の素子断面図である。まず、SiあるいはAllな
どの基板1上に、BPSG (ボロンフォスフアシリケ
ードガラス)あるいはN5C(ノンドープシリケートガ
ラス)の絶縁膜2を形成する。その後、絶縁膜2上にフ
ォトレジストを塗布し、絶縁膜2におけるコンタクトホ
ール形成領域に開口を有するマスクパターン3を形成す
る(第1図(a)図示)。
次に、前述の開口を介し、絶縁膜2に対し等方性エツチ
ングを施す。本実施例ではCF4を用いてケミカルドラ
イエツチング(CDE)L、、絶縁膜2の1/2〜1/
3の深さの窪み4を形成した。
ングを施す。本実施例ではCF4を用いてケミカルドラ
イエツチング(CDE)L、、絶縁膜2の1/2〜1/
3の深さの窪み4を形成した。
(同図(b)図示)。
引き続き前述のマスクパターン3の開口を介し、すてに
CDEで形成された絶縁1i2の窪み4に対し、異方性
エツチングを施す(同図(c)図示)。
CDEで形成された絶縁1i2の窪み4に対し、異方性
エツチングを施す(同図(c)図示)。
この場合はCHF 及びC2F eの混合活性ガスを
用い、前述の窪み4をリアクティブイオンエツチング(
RIE)した。このエツチング雰囲気中の気圧と活性イ
オンの平均自由行程との間には、第2図に示される一定
の関係かある。従って、雰囲気中の圧力を高めることに
よって活性イオンの自由度が減少し、異方性エツチング
の異方度を下げることかできる。このエツチング雰囲気
中の圧力は、1.5〜3 torrが適切であり、本実
施例では1.7torr下で異方性エツチングを行った
。その結果、第1図(c)に示される様に、CDE部分
とRIE部分との境界部分6は鋭角ではなくなる。
用い、前述の窪み4をリアクティブイオンエツチング(
RIE)した。このエツチング雰囲気中の気圧と活性イ
オンの平均自由行程との間には、第2図に示される一定
の関係かある。従って、雰囲気中の圧力を高めることに
よって活性イオンの自由度が減少し、異方性エツチング
の異方度を下げることかできる。このエツチング雰囲気
中の圧力は、1.5〜3 torrが適切であり、本実
施例では1.7torr下で異方性エツチングを行った
。その結果、第1図(c)に示される様に、CDE部分
とRIE部分との境界部分6は鋭角ではなくなる。
エツチング終了後、前述のマスクパターン3を除去し、
導電膜5としてANをスパッタリングした(第1図(d
)図示)。前述のエツチング部分に鋭角部分がなくなっ
たため、スパッタリングしたAj?膜の膜厚は均一とな
り、従来に比ベステップ力バレッジが上昇した。
導電膜5としてANをスパッタリングした(第1図(d
)図示)。前述のエツチング部分に鋭角部分がなくなっ
たため、スパッタリングしたAj?膜の膜厚は均一とな
り、従来に比ベステップ力バレッジが上昇した。
上記実施例では、第2段階での絶縁膜2のエツチング工
程、即ち異方性エツチング工程での等方性の加味を、雰
囲気の気圧を高めることにより行っているが、ガスの種
類等を選ぶことにより同様のことが実現できるのは言う
までもない。但し、ガス圧で等方性を加味することは、
他の手法に比べて制御が容易であり、かつ異方度の程度
も厳密に設定できる点て有利である。
程、即ち異方性エツチング工程での等方性の加味を、雰
囲気の気圧を高めることにより行っているが、ガスの種
類等を選ぶことにより同様のことが実現できるのは言う
までもない。但し、ガス圧で等方性を加味することは、
他の手法に比べて制御が容易であり、かつ異方度の程度
も厳密に設定できる点て有利である。
以上、詳細に説明した通り本発明では、絶縁膜が異方性
エツチングされる過程において、例えばエツチング雰囲
気中の圧力を高めることにより異方度を下げ、等方性が
加味された異方性エツチングをおこなう。従って絶縁膜
のエツチング部分に鋭角部分かてきにくくなり、導電膜
を均一にスパッタリングすることができる。このため断
線の原因がなくなる。
エツチングされる過程において、例えばエツチング雰囲
気中の圧力を高めることにより異方度を下げ、等方性が
加味された異方性エツチングをおこなう。従って絶縁膜
のエツチング部分に鋭角部分かてきにくくなり、導電膜
を均一にスパッタリングすることができる。このため断
線の原因がなくなる。
第1図は本発明にかかる実施例の製造工程を示す図、第
2図はRIE工程での原料ガス圧力と平均自由行程の関
係を示すグラフ、第3図は従来の製造工程を示す図であ
る。 1・・・基板、2・・・絶縁膜、3・・・マスクパター
ン、4・・・等方性エツチングによる窪み、5・・・導
電膜、6・・・等方性及び異方性エツチングの境界部分
。 IE 工程での7原料ガス圧力と平均自由行程の関係第2図 第3図
2図はRIE工程での原料ガス圧力と平均自由行程の関
係を示すグラフ、第3図は従来の製造工程を示す図であ
る。 1・・・基板、2・・・絶縁膜、3・・・マスクパター
ン、4・・・等方性エツチングによる窪み、5・・・導
電膜、6・・・等方性及び異方性エツチングの境界部分
。 IE 工程での7原料ガス圧力と平均自由行程の関係第2図 第3図
Claims (1)
- 【特許請求の範囲】 1、基板上に絶縁膜を形成する第1の工程と、前記絶縁
膜のコンタクトホール又はスルーホール形成領域に開口
を有するマスクパターンを、前記絶縁膜上に形成する第
2の工程と、 前記開口で露出した前記絶縁膜を、所定の深さまで等方
性エッチングする第3の工程と、 等方性エッチングされた前記絶縁膜に対し、前記開口を
介して等方性が加味された異方性エッチングをおこない
、前記基板を露出させる第4の工程と、 前記マスクパターンを除去して、前記絶縁膜及び基板上
に導電膜を形成する第5の工程とを有することを特徴と
する、半導体装置の製造方法。 2、前記第4の工程における、等方性が加味された異方
性エッチングでは、異方性エッチング雰囲気中の圧力を
高めて等方性を加味することを特徴とする、請求項1記
載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21648990A JPH0498832A (ja) | 1990-08-17 | 1990-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21648990A JPH0498832A (ja) | 1990-08-17 | 1990-08-17 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0498832A true JPH0498832A (ja) | 1992-03-31 |
Family
ID=16689235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21648990A Pending JPH0498832A (ja) | 1990-08-17 | 1990-08-17 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0498832A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8084358B2 (en) | 2008-03-10 | 2011-12-27 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
-
1990
- 1990-08-17 JP JP21648990A patent/JPH0498832A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8084358B2 (en) | 2008-03-10 | 2011-12-27 | Panasonic Corporation | Semiconductor device and manufacturing method thereof |
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