JPH0497284A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば単純マトリクス形の液晶表示装置の
表示動作を実現する表示制御回路に関する。

従来の技術 たとえば単純マトリクス形の液晶表示装置は一対の透明
基板上に相互に直交する複数の帯状透明電極が行方向電
極および列方向電極として形成され、液晶表示装置の表
示領域全体にわたる行列状のアドレスが設定される。前
記液晶表示装置には行方向駆動回路と列方向駆動回路と
が接続され、行方向駆動回路と列方向駆動回路とにはた
とえばＣＰＵ　（中央処理回路）が接続される０行方向
駆動回路は液晶表示装置における列方向電極を行方向に
沿って走査し、行方向アドレスデータを設定する。一方
、列方向駆動回路は行方向電極を列方向に沿って走査し
、列方向アドレスを設定する。

このような表示制御回路で液晶表示装置に表示を行う場
合、たとえば前記表示領域における行方向に沿う８ビッ
ト単位の単位表示領域毎に区分が設定され、この区分毎
にアクセスが行われる。したがって複数の単位表示領域
にまたがる８ビツトの表示データを表示する場合には、
ＣＰＵがソフトウェアでアドレスデータを加工して前記
行方向駆動回路に出力している。また前記８ビット単位
の単位表示領域毎に表示データを表示領域に書込んで表
示を行う場合に、前記行方向と列方向とをともに行うソ
フトウェアは膨大なプログラムとなり、実現することは
困難であった。

発明が解決しようとする課題 前述したような従来例では、アドレスデータのＣＰＵに
おける加工をソフトウェア処理により行っており、ソフ
トウェア、したがってＣＰＵの負担が大きく、またソフ
トウェアで行うために表示動作が遅くなるという問題点
を有している。また行方向および列方向の双方向にわた
る表示動作が実現されず、使用性が低いという問題点を
有している。

本発明の目的は、上述の技術的課題を解消し、表示動作
を行うにあたってのソフトウェアの負担を軽減するとと
もに高速な表示動作を実現し、また使用性に優れた表示
制御回路を提供することである。

課題を解決するための手段 本発明は、表示領域に行列状にアドレスが設定されて表
示を行う表示手段に接続され、表示領域の行方向に関す
る予め定めるアドレス範囲毎に設けられ、このアドレス
範囲内の行方向アドレスデータと表示データとを出力す
る複数の行方向駆動手段と、 行方向駆動手段と表示手段とに接続され、列方向アドレ
スデータを表示手段に出力するとともに、複数の行方向
駆動手段のいずれか１つを選択する選択信号と、行方向
アドレスデータと表示データとを出力する列方向駆動手
段と、 列方向駆動手段に表示データとアドレスデータとを出力
する制御手段とを含み、 列方向駆動手段は制御手段から入力されるアドレスデー
タに基づいて、前記選択信号を出力する選択信号発生手
段と、前記アドレスデータに基づいて各行方向駆動手段
毎の行方向アドレスデータを出力するアドレスデータ変
換手段とを備えることを特徴とする表示制御回路である
。

作　　用 本発明に従えば、表示手段の表示領域に表示を行うにあ
たり、制御手段は列方向駆動手段にアドレスデータと表
示データとを出力する。列方向駆動手段はこのアドレス
データに基づいて、選択信号発生手段により表示手段に
接続されている複数の行方向駆動手段のいずれか１つを
選択する。また制御手段からのアドレスデータに基づい
て、選択された行方向駆動手段毎の行方向アドレスデー
タを出力するとともに表示データを出力する。選択され
た行方向駆動手段は、表示手段に行方向アドレスデータ
と表示データとを出力し、表示動作が行われる。

このようにして本発明では、制御手段は行方向駆動手段
が分担する表示領域の行方向に関する予め定めるアドレ
ス範囲毎の区分に基づくアドレスデータの加工などを行
うことなく、アドレスデータと表示データとを出力すれ
ば表示手段における表示動作が実現される。このような
表示動作に伴うアドレスデータの加工を、列方向駆動手
段におけるハードウェアで実現したので、表示動作に伴
うソフトウェアの負担を軽減することができ、また高速
表示動作を実現できる。また表示領域に列方向に沿う表
示を行う場合であっても、列方向に沿うアドレス範囲の
数だけ連続して同一の行方向駆動手段が選択されて表示
を行う。すなわち表示領域に行方向および列方向のいず
れの方向に関する表示も実現することができ、使用性が
格段に向上される。

実施例 第１図は本発明の一実施例の構成を示すブロック図であ
り、第２図はコモン駆動回路１が用いられるデータ処理
装置２のブロック図であり、第３図はデータ処理装置Ｆ
２の平面図である。このデータ処理装置２はいわゆる手
帳サイズであって、第１操作部３と第２操作部４とが結
合部５で開閉自在に構成される。第２操作部４はカーソ
ルキー６、機能設定キー７、キャラクタ人カキ−８およ
び置数キー９などが配置される。一方、第１操作部３に
はいわゆる透明タッチキー１０と、液晶表示装置１１と
が配置される。

このようなデータ処理袋Ｗ２はたとえばマイクロプロセ
ッサなどを含んで構成されるＣＰＵ　（中央処理回路）
１２を備え、このＣＰＵ１２に前記透明タッチキー１０
および第２操作部４の各キー人力手段が接続され、また
各種入力データの記憶や動作時のデータのワーキング領
域などとして用いられるＲＡＭ　（ランダムアクセスメ
モリ）１３や、ＣＰＵ１２の制御動作を規定するプログ
ラムや表示用フォントデータまたカレンダデータなどが
記憶されているＲＯＭ　（リードオンリメモリ）１４が
接続される。

さらにＣＰＵ１２には、計時用の計時回路１５と、液晶
表示装置１１の表示動作を後述するように制御するコモ
ン駆動回路１と、コモン駆動回路１からのコントラスト
信号に基づいてコモン駆動回路１に供給する液晶電源電
位を変化し、またＣＰＵ１２からの制御信号によって動
作状態／停止状態が切り替えられる液晶電源回路１６と
が接続される。前記コモン駆動回路１には複数（本実施
例では８個）のセグメント駆動回路１７が接続され、コ
モン駆動回路１とともに液晶表示装置１１の表示状態を
制御する。液晶表示装置１］は一対の透明基板１１ａ、
ｌｌｂ上にコモン電極１１ｃセグメント電極１１ｄを形
成し、その間に液晶層ｌｉｅを介在して構成される。

前記コモン駆動回路１のブロック図は第１図に示される
。コモン駆動回路１は、ＣＰＵ１２がら書込み／読出し
制御信号Ｒ／Ｗ、クロック信号φ、ビジー信号ＢＹおよ
びチップイネーブル信号ＣＥなどが供給され、またアド
レスデータＡＤ、表示データＤＩなどが供給される制御
回路１９を備える。このうち、前記表示データＤＩはバ
ッファ２０を介して入力される。また、コモン駆動回路
１は、フレーム信号ＰＲと、セグメント電極による表示
の０Ｎ１０ＦＦを制御する制御信号ＤＩＳと、クロック
信号ＬＣＫとをセグメント駆動回路１７へ出力する。こ
のようなデータ処理装置２は前述したように、手帳サイ
ズの携帯用であり、データ処理装置２の動作に必要な各
種基準電圧は電池２５に接続された電源回路２６から発
生される。

制御回路１９にはデータ処理回路２１が接続され、ＣＰ
ｔＪ１２から転送されるアドレスデータや表示データな
どに予め定められる論理演算（ＳＥＴ、ＡＮＤ、ＯＲ，
ＸＯＲなど）を施した後、セグメント駆動回路１７にデ
ータを送出する。メモリ制御回路２２はＣＰＵ１２から
送出されたアドレスデータをどのセグメント駆動回路１
７に転送するかを決定し、選択されたセグメント駆動回
路１７のいずれかにおける相対アドレスを発生する。

タイミング発生回路２３は、コモン駆動回路１内の各種
演算処理などに用いられるクロック信号などを発生し、
発振器２４からの基準クロック信号が供給される。

コモン信号制御回路２７およびコモン側デコーダ２８は
タイミング発生回路２３で発生されたクロック信号を用
いて、液晶表示装置１１のコモン電極に供給されるコモ
ン信号を発生する。また制御回路１つには後述するよう
な構成と作用とを有するウィンド処理回路２９が接続さ
れ、コントラスト調整回路４６は液晶表示装置１１にお
ける表示上の濃度を記憶し、濃度データはＣＰＵ１２か
ら設定される。液晶表示袋Ｗｌｌのコントラスト調整は
コントラスト調整回路４６における濃度データに基づい
て、第２図に示す液晶電源回路１６で行われ、液晶電源
回路１６からの液晶電源電位をコモン駆動回路１内に取
込むための液晶電圧入力部１７が設けられる。

第４図はデータ処理装置２におけるアドレス制御動作に
関連する構成のブロック図である。ＣＰＵ１２とコモン
駆動回路１との間には８ビツトのデータバス６１．６ビ
ツトのアドレスバス６２およびコモン駆動回路１を選択
する選択信号ＣＥが出力される制御ライン６３とが設け
られる。コモン駆動回路１と各セグメント駆動回路１７
−１〜１７−８との間には、各セグメント駆動回路１７
−１〜１７−８に個別的に接続され、各セグメント駆動
回路１７−１〜１７−８のいずれが１つを選択する選択
信号ＣＥ１〜ＣＥ８がそれぞれ出力される８本の制御ラ
イン６４と、８ビツトのデータバス６５と、液晶表示装
置１１においてＹ方向に関する８ビツトのアドレスデー
タＡＹを供給するアドレスバス６６と、Ｘ方向に関する
４ビツトのアドレスデータＡＸを供給するアドレスバス
６７とが接続される。

本実施例の液晶表示装置１１は、左上隅のアドレス（０
，Ｏ’）から右下隅のアドレス（１４６８９６）までの
仮想アドレスを有する仮想アドレス空間が設定される。

一方、各セグメント駆動回路１７−１〜１７−８は、液
晶表示装置１１における行方向に沿う予め定めるアドレ
ス幅（例として１１２ビツト）毎に設けられる。すなわ
ちセグメント駆動回路１７−１は行方向アドレス範囲１
〜１１２を分担し、セグメント駆動回路１７−２は行方
向アドレス範囲１１３〜２２４を分担する。

以下同様にしてセグメント駆動回路１７−８は行方向ア
ドレス範囲７８５〜８９６を分担する。

また本実施例では液晶表示装置１１に表示データを書込
む場合には横書きの場合には第４図の領域Ｅ１に示すよ
うに、書込み開始アドレスから行方向に連続する８ビツ
トの範囲に書込まれ、後述するような縦書きの場合には
表示領域Ｅ２に示すように表示開始アドレスから列方向
に８ビツトの連続するアドレス範囲にわたって表示デー
タが書込まれる。

第５図はセグメント駆動回路１７の構成を示す図である
。各セグメント駆動回路１７−１〜１７−８はいずれも
ＲＡＭ６８を含んで構成され、前述したアドレスバス６
６．６７からのアドレスデータＡＸ、ＡＹで指定される
書込み開始アドレスから、データバス６５を介して転送
される表示データが行方向に沿って８ビット単位で書込
まれる。

このＲＡＭ６８のアドレス範囲はたとえばセグメント駆
動回路１７−１が分担する液晶表示装置１１におけるア
ドレス範囲（０，Ｏ）〜（１４６゜１１２）に対応する
。残余のセグメント駆動回路１７−２〜１７−８にも同
一のメモリ容量のＲＡＭ６８が備えられる。

第６図はコモン駆動回路１における前記メモリ制御回路
２２に備えられるアドレス演算回路６９の構成を示すブ
ロック図である６前記ＣＰＵ１２から、コモン駆動回路
１には液晶表示装置１１のＸ方向に関する符号ビットを
含む１１ビツトのアドレスデータと、Ｙ方向に関し符号
ビットを含む１０ビツトのアドレスデータとが入力され
る。コモン駆動回路１では、このアドレスデータがら各
データセグメント駆動回路１７に対して、Ｘ方向のアド
レスデータＸＥＯ〜ｘＥ９、拡張ビットＸＥおよび符号
ビットＸＳの１２ビツトのアドレスデータを出力し、ま
たＹ方向に関してはアドレスデータＹＥＯ〜ＹＥ８、拡
張ビットＹおよび符号ビットＹＳの合計１１ビツトのア
ドレスデータを出力する。

ここでアドレスデータｘＥＯ〜ＸＥ９；ＹＥ０〜ＹＥ８
はアドレスデータの実質的部分であり、拡張ビットＸＥ
、ＹＥ１．ｔ、ＣＰＵ１２がらコモン駆動回路１に入力
される前記アドレスデータが表示領域５つの表示容量を
越えたデータである場合、前記実質的アドレスデータＸ
ＥＯ〜ＸＥ９・ＹＥＯ〜ＹＥ８で規定される表示領域５
９の外部であって、前記拡張ビットＸＥ、ＹＥを合わせ
ることによって設定される拡張アドレス領域内にアドレ
スデータを規制するために設けられる。符号ビットＸＳ
、ＹＳはアドレスデータの正負を表す。

前記Ｘ方向アドレスデータＸＥＯ〜ＸＥ９の一部分のア
ドレスデータｘＥ３〜ＸＥ９は、たとえばＲＯＭなどに
よって実現されるデータ変換回路７０に入力される。デ
ータ変換回路７０がらは第５図に示すＲＡＭ６８の表示
領域５９におけるＹ方向アドレス毎に設けられる行方向
に沿う８ビツト毎の単位領域Ａｉ　１．Ａｉ２．・・・
　Ａｉ　１４　（ｉ＝１〜１４６）の行方向に沿ういず
れが１つを選択する選択データＡＸＯ〜ＡＸ３が出力さ
れる。

すなわち選択データ（ＡＸＯ〜ＡＸ３）＝Ｏ。

１．２の場合であれば、第５図に示すＲＡＭ６８のたと
えば単位領域Ａｌ　１．ＡＩ　２．Ａｌ　３がそれぞれ
対応して選択される。また表示データの先頭アドレスが
、選択された単位領域Ａｉｊのどのビットから開始され
るかは、前記Ｘ方向アドレスデータＸＥＯ〜ＸＥ２から
後述するように設定される。

またデータ変換回路７０からは選択信号発生回路７１に
選択データＢＸＯ〜ＢＸ２が入力され、前記選択信号Ｃ
Ｅ１〜ＣＥ８のいずれか１つが出力される。一方、前記
拡張ビットＸＥおよび符号ビットＸＳは反転回路７２を
経て、データ変換回路７０から出力される有効信号ＡＣ
ＸとともにＡＮＤ回路７３に入力され、その出力ＡＣＸ
’はＡＮＤ回路７４に入力される。ＡＮＤ回路７４の出
力は選択信号発生回路７１に入力される。

前記Ｙ方向アドレスデータＹＥＯ〜ＹＥ８はデータ変換
回路７０と同様にＲＯＭなどによって実現されるＹ方向
のアドレスデータに関するデータ変換回路７５に入力さ
れ、データ変換回路７５からはＹ方向に関する有効信号
ＡＣＹが、前記拡張ビットＹＥおよび符号ビットＹＳが
反転回路７２を介して反転された信号とともに、ＡＮＤ
回路７３に入力され、その出力ＡＣＹ’は前記ＡＮＤ回
路７４に入力される。すなわち反転回路７２、ＡＮＤ回
路７３．７４によって下記の演算処理が実行される。

ＡＣＸ′＝ＡＣＸ　−ＸＥ　−ＸＳ　　　　　　　　　
　　・・・（１）ＡＣＹ’　＝ＡＣＹ　−ＹＥ　−ＹＳ
　　　　　　　　　　　・・・（２）ＡＣＴ＝ＡＣＸ′
・ＡＣＹ’　　　　　　　　　　　　・・・（３）第３
式の演算結果が「１」のとき、前記ＣＰＵ１２からはコ
モン駆動回路１に入力されたアドレスデータが前記表示
領域５９に対応するアドレス領域内にあることが選択信
号発生回路７１で検知され、このときにのみ選択信号Ｃ
Ｅ１〜ＣＥ８が出力可能となる。データ変換回路７５か
らは段設定信号ＢＹが出力される。この信号は表示領域
５９がコモン駆動回路１によってＹ方向に関して１段ま
たは２段以上の複数段にわたる構成であるか否かを表し
、ＢＹ＝Ｏが１段であり本件の場合である。またデータ
変換回路７５からは各セグメント駆動回路１７に供給さ
れるＹ方向のアドレスデータＡＹＯ〜ＡＹ７が出力され
る。

以下、本実施例の動作について説明する。第４図に示さ
れる表示領域５９の仮想アドレス（３０７０）にデータ
を書込む場合、ＣＰＵ１２はコモン駆動回路１に表示デ
ータとともにアドレスデータを転送する。セグメント駆
動回路１７のＲＡＭ６８には前述したように８ビツト毎
の単位領域Ａｉｊによる区分が設定され、表示データの
書込み／続出し処理もこの区切り毎に行われる。すなわ
ちアドレスデータ（３０，７０）のアドレスに横方向に
連続する８ビツトの表示データを書込む場合、第５図に
おけるアドレス（２４，７０）で始まる単位領域Ａ９，
７０がアクセスされ、引続きアドレス（３２，７０）で
始まる単位領域Ａｌ０７０がアクセスされる。このよう
な２回のアクセス動作によりアドレス（３０，７０）か
ら始まる８ビツトのデータが書込まれる。

書込み開始アドレスが（２４，７０＞のように２つの単
位領域Ａにまたがらない場合であっても、前述と同様に
２つの単位領域Ａ９，７０；ＡＩ０゜７０の２回のアク
セスが行われる。

以下、このようなアクセス方法の詳細について説明する
。前記具体例のように書込み開始アドレス（３０，７０
）のアドレスから表示データを書込む場合、単位領域Ａ
９，７０のＸ方向先頭アドレス２４と表示データのＸ方
向先頭アドレス３０との差は３Ｏ−２４＝６であり、こ
のような減算結果は一般に０〜７の値を取る。このアド
レス差に対応してデータ５ＦＴｉを下記第１表のように
対応付ける。

（以下余白） 第　　１ 表 ５ＦＴ１＝ＸＥＯ，ＸＥｌ−ＸＥ２ ・・・（５） すなわち前述したコモン駆動回路１でアクセスされるＸ
方向アドレスデータＸＥＯ〜ＸＥ９．拡張ビットＸＥお
よび符号ビットＸｓのうち、第６図に記されていないア
ドレスデータＸＥＯ〜ＸＥ２の３ビツトにより、前記表
示データのＸ方向に沿う書込み開始アドレスが、各単位
領域Ａｉｊのうちのいずれのビットであるかが決定され
る。したがって前記データ５ＦＴＯ〜５ＦＴ７は下記第
４式〜第１１式のように表現される。

５ＦＴ３＝ＸＥＯ−ＸＥＩ−ＸＥ２　　　　　　　−（
７）ＳＦＴ４＝ＸＥＯ−ＸＥＩ−ＸＥ２　　　　　　　
　・（８）ＳＦＴ５＝ＸＥＯ−ＸＥＩ−ＸＥ２　　　　
　　　　・１９）ＳＦＴ６＝ＸＥＯ−ＸＥＩ−ＸＥ２　
　　　　　　　・（１０）ＳＦＴ７＝ＸＥＯ−ＸＥＩ−
ＸＥ２　　　　　　　−（１１）第７図に示すように各
単位領域Ａｉｊ、Ａ（ｉ＋１）ｊの各ビットに記号ＷＢ
Ｈ７〜ＷＢＨＯ−ＷＢＬ７〜ＷＢＬＯをそれぞれ付すと
、第８図に示す８ビットＰＭ７〜ＰＭＯの表示データ７
６が前記前半８ビツトＷＢＨ７〜ＷＢＨＯと後半８ビツ
トＷＢＬ７〜ＷＢＬＯとの２つの連続した単位領域Ａに
おいて前記データ５ＦＴＯ〜５ＦＴ７の値を取る場合、
表示データ７６に対応する領域は第７図に示す各８ビツ
トの領域５ＦＴｏ′〜５ＦＴ７’の領域をそれぞれ取る
ことになる。したがって、 ＷＢ　ｎ　＝ＷＢ　Ｈｎ　・■＋ＷＢＬｎ−■　　　　
　　　・（１２）記号の、■は直前に記述されたデータ
が前記前半８ビツトＷＢＨＯ〜ＷＢＨ７をアクセスする
ときに用いられ、または後半８ビツトＷＢＬＯ〜ＷＢＬ
７をアクセスするときに用いられることを示す。

とすると、したがって前記第１２式を添字ｎ＝０〜７に
わたって記述すると下記第１３式〜第２０式で表される
。

ＨＢＯ＝　＋ＳＦｒＯ−ＰＭＯ＋５ＦＴ１　・ＰＭＩ　
＋ＳＦｒ２−ＰＭ２＋５ＦＴ３　・ＰＭ３＋５Ｆｒ４　
・Ｐｔ４５＋５Ｆｒ４−ＰＭ５＋５ＦＴ６・閤＋詳・匍
）■　　　　　　　　　　・・・（１３）１Ｂ１＝＋５
ＦｒＯ・ＰＭＩ＋５Ｆｒｌ　・ＰＭ２＋５Ｆｒ２　・Ｐ
Ｋｌ＋５Ｆｒ３−Ｐｔ４４＋５Ｆｒ４　・ＰＭ５＋５Ｆ
Ｔ５　・ＰＭ６４ＳＦｒ６・ＰＭｏｌ（Ｄ−（ＳＦｒ７
．ｐ１４０１■　　　　　　　　　　　　−（１４）ｍ
＝＋５ＦｒＯ・ＰＭ２＋５Ｆｒｌ−ＰＫＩ＋ＳＦｒ２−
ＰＨ１＋５Ｆｒ３　・Ｐｔ４５＋５Ｆｒ４−Ｐｔ４６＋
５Ｆｒ５　・Ｐｌｆ７１６＋５ＦＴ６−Ｐｔ４０＋５Ｆ
ｒ７・ＰＭＩＩ＠　　　　　　　　　　−（１５）ＭＢ
３＝ｌＳＦｒＯ−ＰＫｌ＋５ＦＴ１・ＰＭ４＋ＳＦ［’
２−ＰＭ５＋５Ｆｒ３−ＰＩＩ３＋ＳＦＴ４−ＰＨ１１
Ｇ）＋（ＳＦｒ５・ＰＨＯ＋５Ｆｒ６・ＰＭ１＋５ＦＩ
７・ＰＭ２１■　　　　　　　　　　　　　　・・・（
１６）ｍ＝＋５ＦｒＯ−ＰＭ４＋５Ｆｒｌ　・１％＋５
ＦＴ２・ＰＩ４６＋ＳＦ［’ｌｌ−ＰＭ７１ＣＤ＋＋５
ＦＴ４・Ｐｔ４０＋５Ｆｒ５・ＰＨＩ　＋５Ｆｒ６・Ｐ
Ｍ２＋５Ｆｒ７・ＰＭ３１■　　　　　　　　・・・（
１７）ｗＢ５＝＋５ＦＴＯ・ＰＭ５＋５Ｆｒｌ　・ＰＭ
６＋５ＦＴ２・Ｐｌｆ７　）　Ｇ＞（ＳＦｒ３・ＰＭＯ
＋５Ｆｒ４・ＰＭ１＋ＳＦｒ５−ＰＭ２＋５Ｆｒ６−Ｐ
Ｋ３＋５ＦＩ７・Ｐ１４４）■　　　　　　　、、、　
（１８）ＭＢ６＝（ＳＦｒＯ・Ｐｔ４５＋５Ｆｒ４　・
匍）　（１）（ＳＦｒ２・ＰＭＯ＋ＳＦＩ’３・ＰＭ１
＋５Ｆｒ４−ＰｔＱ＋５Ｆｒ５・ＰＭ３＋５Ｆｒ６−Ｐ
％ｈＳＦ’ＶＩ　−％）■　　　　　　　、、・（１９
）１４８７＝　（ＳＦｒＯ−ＰＨ１＋　ＣＤ”　＋５Ｆ
ｒｌ　・ＰＭＯ＋５Ｆｒ２　・ＰＭＩ　＋５ＦＴ３　・
Ｐｔ４５＋５Ｆｒ４　・ＰＭ３＋５Ｆｒ５・ＰＭ４＋５
Ｆｒ６・ＰＭ５＋５Ｆｒ７・ＰＨ１）■　　　　　　　
　　　−（２０）すなわちアドレス＜３０．７０）を書
込み開始アドレスとしてアクセスするとき、第７図に示
す領域５ＦＴ６’が選択され、アドレスデータ（２４，
７０）を書込み開始アドレスとしてアクセスする場合に
は第７図に示す領域５ＦＴｏ′が選択されるので、前記
第１３式〜第２０式のデータＷＢＯ〜ＷＢ７の値は以下
のようになる。

アドレス（３０，７０＞の場合（ＳＦＴ６）、ＷＢＯ＝
ＰＭ６・■　　　　　　　　　　　　・・・（２１）Ｗ
Ｂ１＝ＰＭ７・■　　　　　　　　　　　　・・（２２
）ＷＢ２＝ＰＭＯ・■　　　　　　　　　　　　・・・
（２３ＷＢ３＝ＰＭ１・■　　　　　　　　　　　　・
・・（２４ＷＢ４＝ＰＭ２・■　　　　　　　　　　　
　・・・（Ｘ！５ＷＢ５＝ＰＭ３・■　　　　　　　　
　　　　・・・（２６ＷＢ６＝ＰＭ４・■　　　　　　
　　　　　　・・・（２７ＷＢ７＝ＰＭ５・■　　　　
　　　　　　　　・・・（２８）またアドレス（２４，
７０）の場合（ＳＦＴＯ）ＷＢＯ＝ＰＭＯ・■　　　　
　　　　　　　・・・（２９）ＷＢ１＝ＰＭ１−■　　
　　　　　　　　　　　　　　　、、、　（３０）ＷＢ
２＝ＰＭ２　■　　　　　　　　　　　　　　　　　・
・・（３１）ＷＢ３＝ＰＭ３・■　　　　　　　　　　
　　　　　　　・・・（３２）ＷＢ４＝ＰＭ４・■　　
　　　　　　　　　　　　　　　・・・（３３）ＷＢ５
＝ＰＭ５・■　　　　　　　　　　　　　　　　　・・
・（３４）ＷＢ６＝ＰＭ６・■　　　　　　　　　　　
　　　　　　・・・（３５）ＷＢ７＝ＰＭ７・■　　　
　　　　　　　　　　　　　　、、、　（３６）コモン
駆動回路１に前記第１式〜第３６式の演算を実現する回
路を構成することにより、第５図に示すＲＡＭ６８の８
ビツト毎の区切りを考慮してＣＰＵ１２でデータの加工
などを行うことなく、書込み／読込みのアクセスが可能
となる。

前述の説明は表示領域５９にＸ方向に沿って表示データ
を書込む場合であり、以下、Ｙ方向に表示データを書込
む場合について説明する。第４図に示す表示領域Ｅ２の
ように書込み開始アドレス＜４０．４０）からＹ方向に
８ビツトのデータを書込む場合、書込み開始アドレス（
４０，４１）。

・・・　（４０，４７）の８つの単位領域Ａ４，４０；
Ａ４，４１；・・・；Ａ４，４７を連続して８回アクセ
スすることにより実行される。

単位領域Ａ４．４０の場合、前記第１表からデータ５Ｆ
ＴＯが選択される。Ｙ方向に連続する８ビツトの書込み
開始アドレスがたとえばアドレス（４５，４０）の場合
であれば、第１表からデータ５ＦＴ５が選択される。縦
方向アクセスの場合は第１０図のＲＡＭ６８のメモリマ
ツプに示すように、連続する８回のアクセスによって書
込まれるＸ方向８ビツトのデータの８組■、■、・・・
、■において、データ５ＦＴｉ　（ｉ−０〜７）で選択
されたビットのみが有効となり書込まれる。

すなわち第４図に示したように書込み開始アドレス（４
０，４０）からＹ方向８ビットのデータを書込む場合、
第１１図（１）に示すように表示データ７６の各ビット
データＰＭ７〜ＰＭＯは、１回目の書込み動作時では第
１１図（２）で示されるように最上位ビットＰＭ７のデ
ータが１ビツトのみ書込まれ、その後、残余のビットデ
ータＰＭ６〜ＰＭＯは１ビツトずつ左にシフトされる。

この状態で第２回目の書込みタイミングでは、第１１図
（３）に示すようにビットデータＰＭ６の１ビツトのみ
が書込まれる。以下同様な処理を繰返すことによりＹ方
向に連続する８ビツトの表示データが書込まれる。

このような処理は一般的に下記第３７式〜第４４式で表
される。

ＨＢＯ＝’ＥＦｎ　−（ＰＨ７・（Ｅｌｌ−ＰＨ６−（
２）＋ＰＭ５−＠＋ＰＭ４　・（１）＋ＰＭ３−（Ｓ）
＋ＰＭ２−６ＰＭ１　・ｅ−ＰＭＯ−■）・・・（３７
） ＷＢＩ＝ＳＦＴ６−　（ＰＨ７（１）＋ＰＭ６−ｏ＋Ｐ
Ｍ５・＠＋ＰＭ４＠−Ｐ）４３４＋ＰＭ２・（ＥＤ−Ｐ
Ｍｌ　・（ＩＰＨＯ・（Ｅ））・・・（３８） １１１８２＝ｓＦＩ”ｌ・（ＰＨ７・ＯＮ・分Ｎ・ｅＰ
園・ＯＮΦＮ・シ門１・）Ｐ闇・■）・・・（３９） ＷＢ３＝ＳＦｒ４・（ド・■ＰＭ６・σ囲５・σ門４・
ＯＮ・５Ｋ・シ門１・さＰ闇・■）・・・（４０） ＮＢ４二５ＦＴ３　・（ＰＨ７・（Ｄ＋Ｐ？４８−ｅ＋
ＰＭ５−＠＋ＰＭ４−（ＴｈＰＭ３　・（！＞ＰＨ２・
＠＋ＰＭ１　・ぐ＞ｐｍ・■）・・・（４１） ＮＢ５＝ＳＦｒ２・（ＰＨ７＠＋ＰＨ６−＠−ＰＭ５　
・＠−Ｐ１４４　＠＋ＰＭ３　・（Ｅ）−ＰＨ２，＠、
ＰＭ１−（！１．ＰＭＯ−■）・・・（４２） ＭＢＥｌ＝ＳＦＴＩ　−（ＰＨ７−ａ）＋ＰＨ６・＄Ｐ
Ｈ５−ンＰＭ４・（ＤＰＫＩ−（！；）＋ＰＷＱ　・＠
＋ＰＭ１−Ｌ＞Ｐｍ　・■）・・・（０） ｓＢ７＝ＳＦＴＯ−（ＰＨ７−（ｆ）＋ＰＨ−ｔ！；７
＞％−■−Ｐ１４４−（＋）＋ＰＭ３−■＋ＰＭ２−＠
＋ＰＭｌ・ｅＰＭＯ・■）・・・（４４） 具体的には書込み゛開始アドレス（４０，４０）からＹ
方向へのアクセスを行う場合には、前記データ５ＦＴＯ
が選択され、書込み開始アドレス（４５，４０）から縦
８ビツトのアクセスを行う場合には前記データ５ＦＴ５
が選ばれる。したがってたとえば連続８回の書込み動作
（第１０図の記号■〜■で示す）毎のデータＷＢＯ〜Ｗ
Ｂ７の値は以下のようになる。

書込み開始アドレス（４０，４０）の場合、５ＦＴＯで
あり、 １１１８７＝ＳＦＴＯ−（ＰＨ７−（Ｄ＋Ｐｔ４６−ｅ
−ＰＨ５−Ｇ＞ＰＨ４・（Ｄ＋ＰＨ３−（５）＋ＰＭ２
−＠＋ＰＨ１−ｏ＋ｐｓｏ−■）・・・（４５） 書込み開始アドレス（４５，４０＞の場合、５ＦＴ５で
あり、 ＨＦｆ２＝涌・（Ｐ）ｆ７・（Ｄ＋ＰＭ６・■＋Ｎ・Ｏ
Ｎ・０閤・う（※門１・鵠制・■）・・・（４６） 以上のようにして表示領域５９にＹ方向に関する連続す
る８ビツトのデータを書込む場合であっても、前記第３
７式〜第４４式の演算を行う回路構成を備えることによ
り、セグメント駆動回路１７におけるＲＡＭ６８の８ビ
ット区切りに対応するデータ処理をＣＰ　Ｕ　１２で行
う必要がなく、表示動作が実現される。

以上のようにして本実施例では、表示領域５９における
Ｘ方向またはＹ方向の表示動作に必要な各種演算処理を
、コモン駆動回路１におけるハードウェアで実現するよ
うにしたので、表示動作を実現するにあたり、ＣＰＵ１
２すなわちソフトウェアの負担を軽減することができ、
また高速表示動作も実現できる。さらに前述したように
表示領域５９におけるＸ方向およびＹ方向の表示動作を
それぞれ容易に行うことができ、使用性が格段に向上す
る。

発明の効果 以上のように本発明に従えば、制御手段は行方向駆動手
段が分担する表示領域の行方向に関する予め定めるアド
レス範囲毎の区分に基づくアドレスデータの加工などを
行うことなく、アドレスデータと表示データとを出力す
れば表示手段における表示動作が実現される。このよう
な表示動作に伴うアドレスデータの加工を、列方向駆動
手段におけるハードウェアで実現したので、表示動作に
伴うソフトウェアの負担を軽減することができ、また高
速表示動作を実現できる。また表示領域に列方向に沿う
表示を行う場合であっても、列方向に沿うアドレス範囲
の数だけ連続して同一の行方向駆動手段が選択されて表
示を行う。すなわち表示領域に行方向および列方向のい
ずれの方向に関する表示も実現することができ、使用性
が格段に向上される。

【図面の簡単な説明】

第１図は本発明の一実施例に従うコモン駆動回路１のブ
ロック図、第２図はデータ処理装置２のブロック図、第
３図はデータ処理装置２の平面図、第４図は液晶表示装
置１１に関連する構成の配線状態を説明するブロック図
、第５図はセグメント駆動回路１７におけるＲＡＭ６８
のメモリマツプ、第６図はコモン駆動回路１に備えられ
るアドレス演算回路６９のブロック図、第７図および第
８図は本実施例の作用を説明する図、第９図〜第１１図
は本実施例の他の作用を説明する図である。 １・・・コモン駆動回路、２・・・データ処理装置、１
１・・・液晶表示装置、１７・・・セグメント駆動回路
、５９・・・表示領域、６８・・・ＲＡＭ、６９・・・
アドレス演算回路、７０・・・データ変換回路、７１・
・・選択信号発生回路 代理人　　弁理士　画数　圭一部 第２図 手続補正書く方式） 平成　２年１２月　４日 特願平２　２１３１６７ ２、発明の名称 表示制御回路 ３、補正をする者 事件との関係　　出願人 住所　大阪市阿倍野区長池町２２番２２号名称　（５０
４）シャープ株式会社 代表者　辻　　晴　雄 ４、代理人 住　所　大阪市西区西本町１丁目１３番３８号　新興産
ビル国装置ＥＸ　０５２５−５９８５　　ＩＮＴＡＰＴ
国際ＦＡＸ　（０６）５３８−０２４７（代表）６、補
正の対象 図面 ７、補正の内容 図面の浄書（内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 表示領域に行列状にアドレスが設定されて表示を行う表
   示手段に接続され、表示領域の行方向に関する予め定め
   るアドレス範囲毎に設けられ、このアドレス範囲内の行
   方向アドレスデータと表示データとを出力する複数の行
   方向駆動手段と、行方向駆動手段と表示手段とに接続さ
   れ、列方向アドレスデータを表示手段に出力するととも
   に、複数の行方向駆動手段のいずれか１つを選択する選
   択信号と、行方向アドレスデータと表示データとを出力
   する列方向駆動手段と、 列方向駆動手段に表示データとアドレスデータとを出力
   する制御手段とを含み、 列方向駆動手段は制御手段から入力されるアドレスデー
   タに基づいて、前記選択信号を出力する選択信号発生手
   段と、前記アドレスデータに基づいて各行方向駆動手段
   毎の行方向アドレスデータを出力するアドレスデータ変
   換手段とを備えることを特徴とする表示制御回路。