JPS6247097A

JPS6247097A - 表示装置

Info

Publication number: JPS6247097A
Application number: JP60185786A
Authority: JP
Inventors: 稔野尻
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1985-08-26
Filing date: 1985-08-26
Publication date: 1987-02-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明はビットマツプよりなるドツト毎の表示データに
より原稿画像を表示する表示装置に関し、特に、簡単な
回路構成によって種々の表示モードを簡易に実現し得る
ようにしたものである。

〔従来技術〕

従来のこの種の表示装置においてハーフトーン（中間Ｉ
Ｉ）処理表示あるいは一時消去表示、さらには、その一
時消去した表示内容を復元して再表示したりするには、
表示装置に前述して表示データの総括処理を行なう中央
処理装置側でそれぞれハーフ・トーン処理、一時消去処
理および復元再表示処理を行なった複雑な構成の表示デ
ータを表示装置に出力して表示していた。

したがって、中央処理装置側でビット毎の表示データ処
理を行なう必要があるために、中央処理装置によって処
理すべき負荷が著しく増大するので、表示速度が低下す
るという欠点があった。また、上述の表示データ処理を
行なうためには、複雑なデータ処理プログラムを作成し
なければならないという問題もあった。

〔目　　的〕

本発明の目的は、上述した従来の欠点を除去し、表示デ
ータの一時消去、中間調処理および復元再表示の各表示
モードを簡単な回路構成により簡易に処理して実現し得
るようにし、中央処理装置の処理負荷を軽減するととも
に、複雑なビット毎の表示データ処理を行なうプログラ
ムを作成する必要をなくした表示装置を提供することに
ある。

〔発明の要点〕本発明表示装置は、従来慣用のビー／　）マツプよりな
る画像ドツト毎の表示データに所望の表示モードを表わ
す簡単な構成のビー／　）マツプよりなる表示制御デー
タを組合わせ、さらに、それらのデータを識別分離する
ための制御コマンドコードを付して入力画像信号を構成
し、かかる入力画像信号を表示するに当っては、表示デ
ータと表示制御データとの極めて簡単な論理演算のみに
より簡易に処理して所望の表示モードの画像表示を実現
し得るようにしたものである。

〔実　施　例〕

以下に図面を参照して実施例につき本発明の詳細な説明
する。

まず、本発明表示装置の構成の一実施例を第１図に示す
。

図中、ｌは表示装置のインタフェース制御回路であり、
中央処理装置との間の信号授受作業を制御する。　２Ａ
は入力データレジスタであり、入力信号をいったん記憶
する。　２Ｂは制御二マントレジスタであり、入力信号
中の制御コマンドコードに応じて入力信号の各成分の分
離抽出を制御する。　３Ａはデータレジスタであり、入
力信号中の表示データをいったん記憶する。３Ｂはアド
レスレジスタであり、入力信号中の表示制御データをい
ったん記憶する。

なお１本実施例においては、各レジスタ２Ａ、３Ａ。

３Ｂの容量を１ドツト分の表示データおよび表示制御、
データの構成に対応して１８ビット幅とし、制御コマン
ドレジスタ２Ｂの容量を後述する制御コマンドコードの
構成に対応して２ビット幅とする。

４はメモリ制御回路であり１表示データを記憶する表示
データメモリ５Ａおよび表示制御データを記憶する表示
制御メリ５Ｂに対するデータの書込みζ および読出しを制御する。　８Ａは表示データレジスタ
であり、表示に当って表示データを一時蓄える。　８Ｂ
は制御データレジスタであり、表示に当って表示制御デ
ータを一時蓄える。７はＡＮＤ回路で　　　　　　、ｉ
あり、ドツト毎に表示データと表示制御データと（・の論理積を形成する。９は表示制御回路であり、　　　
　　　　（本実施例においてＣＲＴを用いた表示器９に
おける　　　　　　（こ表示データと表示制御データとの論理積の出力大　　　
　　　１示を制御する。

つぎに、かかる構成の本発明表示装置における　　　　
　　；表示動作を詳細に説明する。この種表示装置を用
　　　　　　ｉいた画像読取・記録・表示系に慣用の中
央処理袋　　　　　　）。

誼から供給する前述した構成の入力画像信号のう　　　
　　　；ζ ち、表示データおよび表示制御データと制御コマ　　　
　　　ｉンドコードとは、入力データレジスタ２Ａと制
御コマンドレジスタ２Ｂとに分けていったん保存する。

また、中央処理装置からは、各レジスタ２Ａ　、　２Ｂ
に入力データが書込まれたことを信号としてインターフ
ェース制御回路ｌに知らせる。

制御コマンドレジスタ２Ｂに書込む２ビツトの制御コマ
ンドコードはつぎのような意味を有してｌ／Ｘる。

Ｌ位ピットド・・入力データレジスタ２Ａの内容が表示制御メモリ
５Ｂに関する情報である。

Ｏ・・・入力データレジスタ２Ａの内容が表示データメ
モリ５Ａに関する情報である。

下位ビット ■・・・入力データレジスタ２Ａの内容がメモリに入れ
るべきデータである。

Ｏ・・・入力データレジスタ２Ａの内容がメモリアドレ
スである。

したがって、制御コマンドコードの内容はつぎの４とお
りとなる。

００−１．入力データレジスタ２Ａの内容は表示データ
メモリ５Ａのメモリアドレスである。

０１・・・入力データレジスタ２Ａの内容は表示データ
メモリ５Ａに入れるべきデータである。

１０・・・入力データレジスタ２Ａの内容は表示制御メ
モリ５Ｂのアドレスである。

１１・・・入力データレジスタ２Ａの内容は表示制御メ
モリ５Ｂに入れるべきのデータである。

インタフェース制御回路１は、上述した制御コマンドコ
ードの下位ビットがＯのときには入力データレジスタ２
Ａの内容をアドレスレジスタ２Ｂに転送し、制御コマン
ド、コードの下位ビットが１のときには入力データレジ
スタ２Ａの内容をデータレジスタ３Ａに転送する。

さらに、インターフェース制御回路ｌは各レジスタ３Ａ
、３Ｂにそれぞれのデータをセットし終えると、メモリ
制御回路４にその旨の信号を送出する。メモリ制御回路
４は１表示制御回路８からのデータ出力要求とインタフ
ェース制御回路１からの指示との調整をとりながら１表
示データメモリ５Ａおよび表示制御メモリ５Ｂのデータ
書込み、読出しを管理する。

すなわち、インタフェース制御回路１から各レジスタ３
Ａ、３Ｂにデータがセットされた旨の信号を受けると、
メモリ制御回路は、表示制御回路８からのデータ出力要
求の合い間に制御コマンドコードの上位ビットの内容と
アドレスレジスタ３Ｂの内容とに応じて表示データメモ
リ５Ａおよび表示゛制御メモリ５Ｂのいずれかにデータ
レジスタ３Ａの内容のデータを書込む。

一方１表示制御回路８はＣＲ７表示器９に表示すべき表
示データをメモリ制御回路４に要求する。

メモリ制御回路４は、表示制御回路からのその要求に応
じて表示データメモリ５Ａの内容の表示データを表示デ
ータレジスタ６Ａに、また、表示制御メモリ５Ｂの内容
の表示制御データを表示制御レジスタ６Ｂに、それぞれ
１６ビツト毎に出力する。

ついで、各レジスタＧＡ、８Ｂの内容を表示制御回路８
からの要求に応じて１ビツト毎にＡＮＤ回路７に出力す
る。　ＡＮ１１回路７は表示データレジスタ８Ａおよび
表示制御レジスタ６Ｂからのデータの１ビツト毎の論理
積を形成して表示制御回路８に出力する０表示制御回路
８はその論理積データをＣＲ７表示器９に出力して、つ
ぎに述べφような表示を行なう。

本発明表示装置の上述のような表示動作における表示デ
ータメモリ５Ａの内容の表示データおよび表示制御メモ
リ５Ｂの内容の表示制御データとＣＲ７表示器９におけ
る表示モードとの関係の例を簡略化して第２図（Ａ）〜
（Ｉ）に示す。

第２図（Ａ）〜（１）のうち、同図（Ｈ）は、　ＣＲ７
表示器９の表示面の左上隅に文字゛「Ａ」を同図（Ｇ）
に示すように中間調表示するとともに、数字「３」を同
図（１）に示すように全濃度白黒表示した場合の例を示
すものである。

一方、第２図（Ｂ）は、同図（Ｈ）に示したＣＲ７表示
器９の表示内容に対応した表示制御メモリ５Ｂの内容を
表わし、・上半部は中間調モードの表示領域であり、下
半部は全濃度白黒モードの表示領域であることを示して
いる。さらに、同図（Ａ）は同図（Ｂ）の上半部の内容
の中間調モード表示制御データをビット対応で示し、ま
た、同図（Ｃ）は同図（Ｂ）の下半部の内容の全濃度白
黒モード表示制御データをビット対応で示すものである
・また、第２図（Ｅ）は、同図（Ｈ）に示したＣＲＴ表
示器９の表示内容に対応した表示データメモリ５Ａの内
容を表わし、上下両半部に文字「Ａ」と数字「３」との
文字パターンをそれぞれ示している。

さらに、同図（Ｄ）は同図（Ｅ）の上半部の文字「Ａ」
をビット対応で示し、同図（Ｆ）は同図（Ｅ）の下半部
の数字「３」をビット対応で示している。

したがって、第２図（Ｇ）は、同図（Ａ）に示した表示
制御メモリ５Ｂの内容のデータと同図（Ｄ）に示した表
示データメモリ５Ａの内容のデータとをビット毎に論理
積処理結果の中間調表示の文字ｒＡＪのビットマツプを
示し、同［１ｉｉ１　（Ｈ）の上半部の表示内容をビッ
ト対応で示したものとなる。また、同図（Ｉ）は、同図
ＣＣ）に示した表示制御メモリ５Ｂの内容のデータと同
図（Ｆ）に示した表示データメモリ５Ａの内容のデータ
とをビット毎に論理積処理した結果の全濃度白黒表示の
数字「３」′のビットマツプを示し、同図（Ｈ）の下半
部の表示内容をビット対応で示したものとなる。

すなわち、本発明表示装置においては、表示制御データ
のビットマツプを第２図（Ａ）に示したように“１″と
“Ｏ″との交互の組合わせとすることにより、簡易に中
間調モードの表示を行なうことができ、また、表示制御
データのビットマツプをすべて“０”とすれば、表示し
ている文字、数字等を一時消去することができ、さらに
１表示制御データのビットマツプを第２図（Ｇ）に示し
たようにすべて“１″とすることにより、一時消去した
文字・数字等を復元再表示することができる。

したがって、例えば、第２図（Ｂ）の上半部を下半部と
同じ全濃度白黒モードの表示領域にすれば、第２図（Ｈ
）に示した文字「Ａ」の中間調表示を簡単に全濃度白黒
モードに復元して表示し得ることになる。

なお１以上の説明においては、表示器９としてＣＲＴ表
示器を用いるようにしたが、その代わりにＬＣＤ表示器
など他の表示器を使用し得ること勿論である。

〔効　　果〕

以上の説明から明らかなように、本発明によれば、この
種表示装置に慣用の表示データメモリとは独立に表示制
御メモリを備えて表示モードを表わす表示制御データを
蓄え、その表示制御データと文字・数字等を表わす表示
データとの論理積を表示することにより、各種モードの
表示を行なうのであるから、中央処理装置からの単純な
処理命令によって表示制御メモリの内容を書変えるだけ
でハーフトーン表示、一時消去、復元再表示等の複雑な
表示処理を極めて簡易に行なうことができる。という格
別の効果が得られる。

【図面の簡単な説明】

第１図は本発明表示装置の構成の一実施例を示すブロッ
ク線図、第２図（Ａ）〜（１）は本発明表示装置における表示制
御データ、文字数字等の表示データおよびそ□００．イ
７ヶｙｘ　　Ｘｆｔｊｌ□９１　　　　　　　　　　□
２Ａ・・・入力データレジスタ、２Ｂ・・・制御コマンドレジスタ、３Ａ・・・データレジスタ、３Ｂ・・・アドレスレジスタ、４・・・メモリ制御回路、５Ａ・・・表示データメモリ。５Ｂ・・・表示制御メモリ、６Ａ・・・表示データレジスタ、８Ｂ・・・表示制御レジスタ、７・・・ＡＮＤ回路、８・・・表示制御回路、９・・・ＣＲＴ表示器。 □

Claims

【特許請求の範囲】１）それぞれビットマップよりなるドット毎の表示デー
タ信号と表示モードを表わす表示制御信号とを組合わせ
て制御コマンドコードを付した入力画像信号を受入れて
前記制御コマンドコードの制御のもとにドット毎に分離
した前記表示データ信号と前記表示制御信号とをそれぞ
れドット毎にいったん記憶する入力レジスタ手段と、該
表示データ信号および表示制御信号を順次にそれぞれ記
憶する表示データメモリおよび表示制御メモリと、該表
示データメモリおよび表示制御メモリの入出力を制御す
るメモリ制御手段と、該メモリ制御手段の制御のもとに
前記表示データメモリと前記表示制御メモリとのメモリ
内容の１ドット単位の論理積を形成する論理積形成手段
と、該論理積を出力表示する表示手段とを備えたことを
特徴とする表示装置。２）特許請求の範囲第１項記載の表示装置において、前
記表示制御信号をなすビットマップをすべて“０”、“
０”と“１”との交互の組合わせおよびすべて“１”と
することにより、それぞれ、一時消去、中間調表示およ
び復元再表示の各表示モードとすることを特徴とする表
示装置。