JPS63146094A

JPS63146094A - 表示制御回路

Info

Publication number: JPS63146094A
Application number: JP62234677A
Authority: JP
Inventors: ウエルナー・ハス
Original assignee: Yokogawa Hewlett Packard Ltd
Current assignee: Hewlett Packard Japan Inc
Priority date: 1986-09-20
Filing date: 1987-09-18
Publication date: 1988-06-18
Also published as: EP0261256A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はビデオ信号を発注する表示側？？！１回路に関
する。

〔従来技術とその問題点〕

ビデオ表示装置、たとえばＣＲＴのビームを制御するに
は、表示すべき情報、たとえば「ピクセル・オンオフＪ
情報あるいは色情報を表わすビデオ信号を発生しなけれ
ばならない。このようなビデオ信号は普通、たとえばラ
スク表示の場合、ビデオ情報から構成され、このビデオ
情報はランダムアクセスメモリ　（ＲＡＭ）のような電
子式メモリに格納されている。表示のピクセルごとに、
この電子式メモリは特定の情報を備えている。

この電子式メモリに入っている情報はビデオ信号を構成
するのに使用される。この目的で、メモリに並列に入っ
ている情報を直列のピッ）すれを形成するように処理し
なければならない。これは通常、構成要素を分離するこ
とができＲＡＭチップに組入れることができるシフトレ
ジスタを用いて行われる。

これらビデオＲＡＭ　（画像情報を格納するランダムア
クセスメモリ）に対するアドレス発生、および別のビデ
オ制？１１信号（たとえば、水平同期パルス、垂直同期
パルス、またはブランク信号）の発生は普通、特別な集
積回路であることが望ましいビデオ制御器により行われ
る。したがって、ビデオ信号の発生は基本的にはビデオ
制御器の制御下で処理される。

成る実際的用途では、別々に発生した各種情報を画面上
の特定の区域（今後「窓」と呼ぶ）に表示しなければな
らない。完全な表示はいくつかの１−窓」から構成され
る。たとえば、心電図（ＥＣＧ）または呼吸のような各
種波形、８博度数、温度などのような各種傾向を英数字
とともに表示しなければならない医学的用途の場合がこ
れに当る。

この情報はすべて別々に発生され、更新される。

もちろん、前記情報をビデオＲＡＭに格納して画面上に
完全に見るようにすることが可能である。

それにもかかわらず、この方法にはい（つかの欠点があ
る。特定の情報を変更しなければならないとき、関連メ
モリセルにあらかじめ格納しである情報を破壊しなけれ
ばならず、したがってもはや以後の操作に利用すること
ができない。非常に劇的な一例は、たとえば、一つの窓
に８博度数の（川向を表わす医用モニタである。ユーザ
が８博度数を、たとえば、温度で置き換えたいとき、８
博度数の情報は無効にされ、したがって破壊されて、ユ
ーザがもう一度これを見たくてももはや利用することが
できない。もちろん、この欠点は「ハックアップ」メモ
リを使用すれば克服することができるが、この方法は非
常に時間がかかるとともに費用がかさむ。

この方法の他の欠点はビデオＲＡＭの中の情報を無効化
しなければならないことがときどきあり（主として、こ
れらＲＡＭに利用できる時間の大部分はビデオ信号発生
の目的でビデオ制御器によってアクセス可能でなければ
ならないのでホストコンピュータがビデオＲＡＭにアク
セスする時間が制限されることから生ずる）、シたがっ
て新しい情報をすぐに表示することができず、ときには
新しい「窓」を作る必要がある。

上に概略を述べた問題を解決する試みとして知られてい
るものは特定のＲＡ　Ｍのロケーションに各種「窓」対
象を４！備し、そのそれぞれに特定のポインタを割当て
ることである。こうして完全なビデオ視界を特別なビデ
オ制御器、すなわち、特殊能力のあるビデオ制御器を用
いて組立てることができる。このビデオ制御器は各「窓
」対象の位置と大きさとを示すポインタを使用して、ビ
デオ信号を発生しながらビデオ視界全体を作り上げる。

このことは画面に線を表示する前にリストまたはリスト
状のデータ構造を処理しなければならないこと、すなわ
ち、Ｎ木の線から成る表示にはＮ回のリスト処理が必要
であることを意味する。

＋Ｑｉホした問題を解決するこの試みにもいろいろな欠
点があると考えられる。特殊ビデオ制御器には通常のビ
デオ制御器以上の経費が必要である。

その他に、完全視界を作り上げる手順（リスト処理アル
ゴリズム）は時間的に微妙であるばかりでなく複雑でさ
えある。このためシステム全体の更新割合が制限される
。その上、ビデオ制＜ＩＩＩ器はボインク表およびビデ
オＲＡＭにアクセスする多くの時間を必要とする。アク
セスすべきビデオＲＡＭのロケーションは予測不能であ
り、このためビデオ制御器と新しいビデオ情報源との間
のアクセス機構が複雑になる。またビデオＲＡ　Ｍの裁
定も複雑になる。Ｍａｔｒａ−ｆｌａｒｒｉｓの８２７
１６／　Ｖ　Ｓ　Ｄ　Ｄ制御器のようなビデオ制御π器
を使用するシステムでは、ＲＡＭへの可能なアクセス時
間の９０％以上がビデオ制御器のアクセスに必要である
。

〔発明の目的〕

本発明の主な目的は各種ビデオ対象を完全なビデオ視界
に組合わせることができるが特殊なビデオ制？ｉｌ器を
必要としない改良された表示制御回路を提案することで
ある。

〔発明の概要〕

本発明によれば、この問題は次の特徴を組合わせること
によって解決することができる。

ａ）　ビデオ情報記憶媒体は異なるビデオ対象に関連す
る清報を並列に読出し、各読出しがビデオ対象を表わす
各種ビデオ情報読出しを形成することができる形式のも
のでありｂ）少なくとも一つのイネーブル信号を発生する属性論
理、Ｃ）前記ビデオ情報記憶媒体と前記属性論理とを制御す
る少なくとも一つの制御器ユニット、およびｄ）前記属性論理により発生されたイネーブル信号に応
じ前期ビデオ情報読出しとビデオ信号とを組合せる組合
せ論理。

上の意味でのビデオ対象は画面全体を覆いあるいは覆わ
ない図形要素、グラフ、またはいくつかの英数字のよう
な特定の対象である。大部分の用途ではビデオ対象は画
面全体の一部を覆うだけである。これらビデオ対象の幾
つかが完全なビデオ視界に組合わされる。

本発明による表示制御器ユニットでは、各ビデオ対象は
ビデオ情報記憶媒体、たとえばランダムアクセスメモリ
の「ページ」またはページの一部（この場合ページは幾
つかのビデオ対象を含んでいる）によって表わされる。

このようなページは画面の全体はまたは部分を覆うビデ
オ視界に対応する。完全な＠終曲画面表示は以下に詳細
に説明する各種ページの「オーバレイ」によって作られ
る。

典型的用途では、ビデオ情報記憶媒体は各種ＲＡＭｒベ
ージ」から構成されており、これろの各ページはＣＲＴ
画面の一部または画面全体を覆う特定のピクセル平面に
対応し、一つ以上の特定のビデオ対象を表わしている。

これらＲＡＭの出力は直列出力を行う適切なシフトレジ
スタにロードされる。したがって、各ページに対して直
列のビット流れが作られ、これらビット流れはそれぞ４
完全なビデオ視界（またはおそらくはビデオ視界の良く
規定された部分）を表わしている。あろゆる対象の直列
ビット流れはシフトレジスタから同時に（並列に）クロ
ックされ、Ｎヶの対象／ページからＮヶのビデオ信号を
形成する。

これらビデオ信号読出しは組合せ論理に送られる。組合
せ論理はまた制御器ユニット（たとえ：ボ、ホストコン
ピュータまたはビデオ制御器）の制？’［ｌＩのもとに
属性論理により発生された少くとも一つのイネーブル信
号を受取る。イネーブル信号は各種ビデオ情報読出しを
ビデオ出力へ伝えるのを制御するために使用される。組
合せ論理は一簡単に言えば−Ｎケのビデオ対象／ページ
に対するＮヶの入力、少くとも一つの制御１人力（イネ
ーブル信号）およびビデオ信号である少くとも一つの出
力を備えている「プラックボックス」と言うことができ
る。組合せ論理はビデオ情報読出しの一つ（または、必
要ならば、二つ以上）を出力、すなわち、ビデオ出力に
伝えるのに使用される。

もちろん、組合せ論理は非直列データを処理することも
でき、直列化は信号が組合せ論理を過ぎてから行うこと
ができる。

非常に簡単な場合には、属性論理は二つのビデオ情報続
出しを制御するのに使用される一つのイネーブル信号だ
けを発生する。イネーブル信号が特定の値を持っていれ
ば、最初の読出しが出力に伝えられるが、イネーブル信
号が他の値を持っていれば、他の読出しが伝えられる。

もちろん、これは非常に簡単な例であり、実際の用途で
は、もっと複雑な組合せ論理が必要になるに違いない。

ビデオ情報記憶媒体は他の装置（たとえば、その出力が
別々にシフトレジスタに格納されこれら各レジスタが完
全なビデオ対象を表わす直列ビット流れを作るようにな
っている単−ＲＡＭ）によっても表わすことができるこ
とがわかる。同しことが組合せ論理や制御器ユニットに
ついて言える（この制御器ユニットはホストＣＰＵまた
はビデオ制御器であることはできないが、たはえば、Ｄ
ＭＡ制御器のような特別なハードウェアとすることがで
きる）。

各種ビデオ対象は異なる形式のものでもよい。

たとえば、英数字、波または他の図形あるいは画像でも
よい。システムは文字発生器を備えることもできるが、
これは絶対に必要というものではない。

属性論理により発生されたイネーブル信号は制御器ユニ
ットにより異なる仕方で制御することができる。たとえ
ば、すべてのページの各ピクセルを個別に使用可能ある
いは使用不能にすることができる。それにもかかわらず
、これには大きな属性ＲＡＭ　（以下に説明する）と属
性を取扱う処理能力とが必要になる。

好ましい実施例では、イネーブル信号はしたがって水平
および垂直の両方向に一つ以上のピクセルから成る「セ
ル」によって発生される。セルは画面全体の一小部分と
定義され、このようなセルはくたとえば、はぼ文字の大
きさを備えることができるが）全体としてイネーブル信
号によってしか「開・閉」することができない。

他の好ましい実施例では、属性論理はビデオ情報読出し
ごとに特定のイネーブル信号を発生する。

これによりこのような読出しと関連イネーブル信号との
間の割当てが簡単になり、特に各種読み出しへのアクセ
スが容易になる。属性論理は「半／完全強度」、「逆」
または「明滅」のような他の属性を発生することもでき
る。これら属性は組合せ論理により適切な方法で処理す
ることもできる。

本発明の好ましい実施例によれば、組合せ論理はビデオ
情報読出しと関連イネーブル信号とを実質上Ａ　Ｎ　Ｄ
類似機能を持つ回路で結び付ける。このようなＡＮＤ類
似機能は、たとえば、離散的なハードウェア部品によっ
て、書込み可能な論理アレイ　（集積回路として）によ
って、あるいはＡＮＤ類似機能を持つゲートによって実
現することができる。このようなゲートはその一つの入
力にビデオ情報読出しを持ち他の人力に関連イネーブル
信号を持つＡＮＤゲートとすることができることがわか
る。それにもかかわらず、ゲートは必らずしもＡＮＤゲ
ートでなくてもよい。たとえば、ＮＡＮＤゲートとする
こともできるし、逆論理を使用する場合には、ＯＲゲー
トまたはＮＯＲゲートでもよい。

これらＡＮＤ類似機能回路の出力はその出力がビデオ信
号であるＯＲ類似機能回路により組合わされるのが望ま
しい。もちろん、このＯＲ機能は必らずしもＯＲゲート
の形で実現しなければならないものでもない。使用する
論理により、上述の他の形式のゲーキでもよいし、離散
的ハードウェアで実現される機能などでもよい。

イネーブル信号とビデオ情報読出しとを受けるＡ　Ｎ　
Ｄ　ｌｉ似ゲート１まその入力で他の属性信号を受ける
こともできる。

属性論理自身は、非常に簡単な構成では、ホストコンピ
ュータまたはビデオ制御器によりロードされるバッファ
であり、このバッファの出力は各種属性信号である。一
層複雑な実施例では、属性論理は制？Ｉｎ　ｈユニット
の制御下にあるランダムアクセスメモリから構成されて
いる。このランダムアクセスメモリの出力はハ゛ソファ
されるのが望ましい。

ランダムアクセスメモリを使用すればＣＰＵ時間が減る
という利点がある。制御器ユニット（マイクロプロセッ
サ、ビデオ制御器または類似のもの）はこのランダムア
クセスメモリにビデオ表示全体に対する属性を一度ロー
ドするだけでよく、続いてこのＲＡＭに適切なアドレス
を発生するだけでよい。

本発明は〜１ケの別々の窓を最大Ｎ回すポートするハー
ドウェア・サポートを提供する。ここでＮはビデオＲＡ
　Ｍのページ数であり、Ｍは「セル」の数である。最大
Ｎヶの窓を重ねることができ、しかも属性情報を操作す
るだけで個別に制御することができる。

他の長所は窓を迅速に使用可能にしたり使用不能にした
りすることができる、すなわち、表示された情報を迅速
に切替えることができるということである。個々のペー
ジの情報はこのような動作中破壊ささることはない。

本発明の非常に重要な特徴は完全なビデオ視界に組立て
ることができるビデオ対象／ページの数がハードウェア
で制限されないことである。もちろん、属性論理と組合
せ論理とは成る制限されたページ数についてしか設計す
ることができないが、ここに記した形式の表示制御回路
を複数直列に接続することは、組合せ論理が外部表示制
′４１■器回路の信号をも受取る場合には、可能である
。この場合には、外部表示制御器の信号も徂合せ論理で
処理され、したがって基本的に無制限なページ数を組合
せたビデオ視界が発生する。好都合にも属性論理も外部
表示制御器回路から受取った信号に対するイネーブル信
号を発生し、これら両信号が組合せ論理で処理される。

この追加イネーブル信号を使用して、制御器ユニットは
外部から受取った信号を接・断することができる。

したがって本発明は各種ビデオ対象／ページを、更新の
割合が大きくビデオ対象を組合わせるのに通常のビデオ
制御器を使用するという方法で、完全なビデオ信号に組
立てることができる表示制御回路を提示している。

図面により本発明の好ましい実施例を示す。本発明のそ
の他の特徴および利点がこれら図面を説明する以下の記
述から明らかになる。

〔実施例〕

第１図は従来の技術による表示制御回路を示す。

マイクロプロセッサ１はＭａｔｒａ　Ｈａｒｒｉｓの８
２７１６／　ｖＳＤＤ制ＪＩＩＩ器のような形式のビデ
オ制御器２を制御する。このビデオ制御器２は、各種ビ
デオ対象を完全なビデオ視界に組立てる目的で、特別な
制御器チップである。箱３はメモリ・ブロックを示して
おり、この場合は一組のＲＡＭ　（ランダムアクセスメ
モリ）チップである。このメモリ・ブロックは論理的に
−そしておそら（物理的にも−いくつかの対象領域０１
から０３までに分別されておりこれら各領域には画面に
表示する特定の対象が入っている。これら対象は、たと
えば、対象０１の家あるいは対象０２の木のような図形
対象とすることができるが、対象０３などの語ｒ　Ｃ０
ＵＴＲＹＳ　ＩＤＥ　ｊのような英数字とすることもで
きる。これら対象領域の他に、メモリ・ブロック３は対
象記述表・１と呼ぶ一組のポインタを備えている。この
対象記述表は各種対象に関するあらゆる情報、たとえば
、ＲＡＭメモリ内のその位置に関する情報または画面上
のその最終位置に関する情報を備えている。ビデオ信号
を発生するときは、ビデオ制御器２は絶えず対象記述表
４を調べて各種対象を画面上のその正しい位置に置かな
ければならない。この調査法は線を基準にして行わなけ
ればならない。たとえば、ビデオ画面上の成る緑につい
てビデオ制御器はその線に影害する対象であるか対象記
述表をチェックしなければならない。

完全なビデオ信号は線路５により各種対象を示す表示装
置６に送られる。

このようなビデオ制御器はそのハードウェア構造が複雑
で（しかも、もちろん、高価で）あることが明らかであ
る。その他に、組合わせることができる対象の数が限ら
れている。ビデオ制御器は、ＲＡＭへの、対象記述表ま
たは対象ロケーションそれ自身へのアクセスのために、
有効時間を大量に必要とする。既知のシステムでは、こ
のアクセスは全体に利用できる時間の９０％以上を必要
としている。したがって、マイクロプロセッサ自身には
ＲＡＭにアクセスする時間がほとんど無い。それは、第
１図の回路によれば、プロセッサはＲＡＭに直接アクセ
スせずビデオ制’＋１’Ｊ器２を介してアクセスするだ
けだからである。このことはシステム全体の可能な更新
割合が限られる理由でもある。

第２図は本発明による表示制御回路の全体ブロック図で
ある。メモリブロック７は特定のロケーノヨン７ａ、７
ｂ、および７ｃに各種ビデオ対象のビデオ情報を備えて
いる。これら各ビデオ対象は今後「ページ」と呼ぶラス
ク表示画面全体の完全なピクセル・マツプ（すなわち、
ビット・マツプ）を表わす。実際の用途では、英数字に
対してＬＯ２４×５１２ピクセルの解像度で充分である
が、彼または幾何学的物体に対しては更に高い解像度が
必要になる。したがって、各メモリロケーション７ａか
ら７ｃを完全画面に対するビデオ信号を発生するのに使
用することができる。もちろん、これは必要なことでは
ない。各メモリロケーション７ａから７０は画面上の特
定の窮極的に所定の領域だけに関連させることもできる
。

メモリ７は、たとえば、中央処理装置（ＣＰ　Ｕ）、ビ
デオ制御Ｗ　（ＶＣ）　、またはこれら両者の組合せで
ある制御器ユニット８の制御’ｄ下にある。この制御ユ
ニットはメモリ７にアクセスして新しい表示情報を格納
するとともにこのメモリの動作を制御する。制御器ユニ
ット８は全般的に属性論理として描いであるブロック９
をも制御する。この属性論理はイネーブル信号を発生し
、これは線路１０により組合せ論理１１に伝えられる。

組合せ論理はイネーブル信号を受取るばかりでなく線路
１２ａから１２ｃまでのビデオ情報読出しく直列になっ
ているのが望ましい）をも受取る。これらの各線路上に
、割当てられたビデオ対象／ページを表わす直列信号が
存在し、線路１２ａから１２ｃに読出しが並列に発生す
る。したがって、組合せ論理１１は各ビデオ対象／ペー
ジからの信号と関連のイネーブル信号とを同時に受取る
。イネーブル信号は組合せ論理に特定の（または二つ以
上の）ページを選択するに必要な情報を与える。組合せ
論理は線路１３にビデオ信号（「ビデオ出力」）を発生
する。

メモリ７の中のメモリブロックの数は変動できることが
わかる。これらプロ・ツクは動的に規定することさえで
きる。

第３図は組合せ論理の非常に簡単な可能な実施例を示す
。制御器ユニット８は第２図で概説したものと同じであ
る。参照数字１５ａから１５ｃまではビデオＲＡＭペー
ジを示す。ビデオＲＡＭページ１５ａから１５ｃまでの
直列出力（ビデオ情報読出し）はそれぞれ線路１９ａか
ら１９ｃによりＡＮＤゲート１８ａから１８ｃの一つに
送られる。属性論理９はこれらビデオ読出しの各々に対
してイネーブル信号を発生する。これらイネーブル信号
は線路２０ａから２０ｃによりＡＮＤゲート１８ａから
１８ｃに伝えられる。

線路２０ａから２０ｃにより伝えられたイネーブル信号
により、適切なビデオ情報読出しが制御器ユニット８の
制′４’ｌ’Ｕのもとに接・断される。別のＡＮＤゲー
ト２１を使用して線路２２の外部信号（ｒＥＸＴ　　Ｉ
ＮＪ）を接にしたり断にしたりする。この目的のため、
属性論理９は線路２３に別のイネーブル信号を発生する
。外部信号を使用することにより、複数の表示制御器を
（後に説明するように）直列接続することが可能になる
。

ＡＮＤゲート１８ａから１８ｃまでと２１との出力はＯ
Ｒゲート２４に送られて線路１３にビデオ信号（「ビデ
オ出力」）を発生する。

第４図はシステム全体の詳細図を示す。動作はインター
フェース２６を介して他のハードウェアと通信するマイ
クロプロセッサ２５の制御のもとに行われる。このマイ
クロプロセッサには、ＲＯＭ２７、ＲＡＭ２８、などの
ような典型的なマイクロプロセッサ要素が設けられてい
る。

マイクロプロセッサ２５は母線接続３２を経由してビデ
オ制御器２９と通信する。このビデオ制御器は全般に線
３０で示しである水平または垂直の同期信号のようなビ
デオ制御信号を発生する。これらビデオ制御器信号は本
発明の主題ではなく、その定義および発生は当業者には
周知であるから、ここではこれについて詳細な説明は行
わないことにする。

マイクロプロセッサ２５とビデオ制御器２９とは三つの
ビデオＲ、Ａ　Ｍページ３１ａから３１ｃまでにアクセ
スするが、これら各ビデオＲＡＭページは画面全体のビ
クセル・マツプを構成している。したがってこれらの各
々は完全なビデオ信号を発生するのに使用することがで
きる。図示した例では、医用モニタの目的でビデオＲＡ
　Ｍページ３１ａは解像度２，０４８Ｘ５１２ピクセル
の波情報（ＥＣＧまたは呼吸のような）を備えているが
、ビデオＲＡＭページ３１ｂと３１ｃとは解像度１０２
４　ｘ　５１２ピクセルの英数字および図形の情報を備
えている。ビデオ制御卸器２９はビデオＲＡＭページの
読出しを制御し、マイクロプロセッサ２５が線路３２に
よりこれらのＲＡＭページにアクセスできるようにする
。

ビデオＲＡ　Ｍページ３１ａから３１ｃは線路３３ａか
ら３３ｃにより読出すことができる。これら各線路は並
列出力を表わしている。したがって線路３３ａから３３
ｃは各々複数の線路を表わしている。シフトレジスタ３
４ａから３４ｃまではビデオＲＡＭページの並列出力を
直列形態に変換する。ＲＡ　Ｍおよびシフトレジスタを
使用するかわりに組込みシフトレジスタを備えたＲＡＭ
を使用することも可能である。

シフトレジスタ３４ａから３４ｃまでから続出されたビ
デオ情報読出しは線路３５ａから３５ｃを経由してＮＡ
ＮＤゲート３６ａから３６ｃに伝えられる。各線路３５
ａから３５ｃにより、完全なビデオ信号が伝えられるが
、この場合線路３５ａは波信号を表わし、線路３５ｂと
３５ｃとは英数字または図形情報を表わす。

Ｎ　Ａ　Ｎ　Ｄゲート３６ａから３６ｃもイネーブル信
号を受取る。すなわち、線路３７ａで「イネーブル波」
信号、線路３７ｂで「イネーブル英数字、図形１」信号
、および線路３７ｃで「イネーブル英数字・図形２」信
号である。これらイネーブル信号はマイクロプロセッサ
２５の制御のもとで発生される。プロセッサは属性ＲＡ
Ｍ３８にアクセスしてあらかしめ適切なイネーブル信号
（および他の属性信号）を格納する。属性ＲＡ　Ｍ２Ｓ
に対するアドレスの発生はビデオ制御器のアドレス発生
部３９により行われ線路４０によりＲＡＭ３８に伝えら
れる。ビデオ制御器２９のアドレス発生部３９もビデオ
ＲＡ　Ｍページ３１ａから３１ｃに対する適切なアドレ
スを発生する（母線４１）。したがって、ビデオＲＡＭ
ページのアドレス発生と属性ＲＡ　Ｍのアドレス発生と
の間の同期が確保され、その結果、ビデオ情報読出しと
イネーブル信号とも同期化される。

提示した例では、属性信号は１ピクセルの解像度を備え
ていない。本概念はいわゆる「文字セル」と呼ばれる表
示の特定ブロックだけが全体として影響を受ける可能性
がある。特定のビデオ情報読出しの文字セルは接・断す
ることが可能であり、あるいは半強度、明滅、逆などど
のような他の属性も割当てることができるが、解像度を
高（することはできない。この概念はメモリおよび時間
を節約することができるにもかかわらず実用的に受入れ
可能であり、属性は文字にだけ影害巳なければならない
が、波または他の図形表現は高い属１生解像度を必要と
しない。

ＲＡＭ３８の出力は線路４２（これは複数の線路を代表
している）を経由してへソファ４３に伝えられる。

ＮＡＮＤゲート３６ａから３６ｃはビデオ情報読出しと
適切なイネーブル信号とを組合せて出力で反転するＡＮ
Ｄ！能を行う。たとえば、線路３７ａの「イネーブル波
」信号が「０」であれば、ゲート３６ａの出力４４ａは
「１ｊに一定に保たれるが、「イネーブル波−信号が「
１」であれば、線路４４ａに存在する信号は線路３５ａ
の反転「彼」信号である。イネーブル信号は「オン・オ
フ」１旨示と見なすことができる。したがってビデオ情
報読出しを画面の特定の区域に割当てることは非常に容
易である。たとえば、「波」信号が画面の左上隅に現わ
れるとすれば、ビームがこの領域を通る場合にイネーブ
ル信号は「１」だけである。

ＮＡＮＤゲート３６ｂおよび３６ｃも他の属性を、この
場合は明滅信号を受取る。これらの信号は文字セルを間
欠的にオン・オフするのに使用することができ、こうし
て明滅機能を実現する。この目的で、属性ＲＡＭ３８は
線路４５ａと４５ｂとに二つの明滅イネーブル信号を発
生する。これらには第４図で「明滅１」および「明滅２
」の名札が付いている。これら明滅イネーブル信号は○
Ｒゲー）　４６ａおよび４６ｂで、線路４７で受取られ
ハードウェア発振器またはソフトウェアにより発生され
た「明減り０７り」信号と論理和を取られる。「明滅１
」および口明滅２」信号は反転論理を備えている。

したがって、たとえば、「明滅１」信号が正電位（論理
「１」）に保持されているとすれば、ＯＲゲート４６ａ
の出力は永久にｒｌｊであってＮＡＮＤゲート３６ｂを
通る信号に影響を与えない。他方、「明滅１」信号が「
０」であれば、ゲーｈ４６ａの出力は「明）成りロック
」信号にしたがって交替し、したがってＮ　Ａ　Ｎ　Ｄ
ゲート３６ｂの出力を間欠的にオンにしたりオフにした
りする。線路、４５　ｂからゲート３６ｃへの第２の信
号経路についても同しことが言える。

ＮＡＮＤゲート３６ａから３６ｃまでの出力４４８〜４
４ｃは別のＮＡＮＤゲート７５の入力と接続されている
。このゲートが受取る信号は反転論理を備えているので
、ゲート７５はＯＲ機能を行う。ゲート７５の出力はビ
デオ情報読出しを完全なビデオ信号に組合わせる信号で
ある。ビデオ情報読出しはイネーブル信号により規定さ
れた区域に伝達されるだけである。ｒＥＸＴビデオ出力
」と記されたゲート７５の出力（線路４８）は他の表示
制御回路の外部入力として使用される。外部ビデオ出刃
信号の意味を下に概説することにする。

直列接続の目的で、別のＮ　Ａ　Ｎ　Ｄゲート４９が線
路５０の「外部人力Ｊ　　（ＥＸＴ　　ＩＮ）信号を受
取る。これは外部表示制御器から発生したビデオ信号で
ある。他の人力で、ＮＡＮＤゲート４９は線路５１から
属性ＲＡＭ３８が発生した「イネーブル外部」信号を受
取る。したがってゲート４９は出力で反転付きｒＡＮＤ
Ｊｉ能を実施する。「イネーブル外部」属性信号の電位
が正の場合には、ゲート４９は反転論理付き「外部入力
」信号を伝える。

ゲート４９の出力は線路５２によりＮＡＮＤゲート５３
の入力に伝えられる。このゲートは線路４８のｒＥｘｒ
ビデオ○ＵＴｊ信号をも受取る。線路５２で受取った信
号のおよび線路５５で受取ったインパーク５４の出力の
反転論理を考慮すると、ＮＡＮＤゲート５３は元の信号
に関してＯＲ機能を実行している。したがって、線路５
６のｒＶ　Ｉ　ＤＥＯＯＵＴ」信号−発生したビデオ信
号−は内部で発生じた信号と外部から受取った信号（外
部信号が使用可能の場合）とを組合わせたものである。

第５ａ図から第５ｃ図まではＥＸＴ　　ＩＮ入力とＥＸ
ＴビデオＯＵＴ出力とＶＩＤＥＯＯＵＴ出力とを用いた
本発明による表示制御器回路の直列接続の各種の例を示
している。

第５ａ図によれば、第１の表示制御回路は全般に数字６
５で概括しである。この回路のＥＸＴビデオＯＵＴ出力
は第２の表示制御回路６６のＥＸＴ　　ＩＮ入力と接続
されている（６７で示す）。このような組合せでは、第
１および第２の表示制御回路で発生したビデオ信号は第
２の表示制御回路６６の出力ＶＩＤＥｏ　　ＯＵＴで「
オーバレイ」の形で得ることができる（回路６６の出力
ＥＸＴビデオＯＵＴではこの回路の内部で発生した信号
だけが存在している）。

表示制御器の直列接続の他の例を第５ｂ図に示す。

第１の表示制御回路６８の出力ＥＸＴビデオＯＵＴは第
２の表示制御器６９のＥＸＴ　　ＩＮ入力と接続されて
いる。したがって制御器６９のＶ　Ｉ　Ｄ　ＥＯＯＵＴ
出力は両制御器６８と６９との表示情報（すなわち、ペ
ージ）を伝達する。制ｆ’ｌｌｌ器６９のＶＩＤＥＯＯ
ＵＴ出力は第３の表示制御器７０のＥＸＴ　　ＩＮ人力
と接続されている。この第３の制御器の出力ＶＩＤＥＯ
ＯＵＴはしたがって第１、第２、および第３の表示制Ｊ
’Ｂ器によって発生されたすべての情報を示している（
制御器６９および７０のＥＸＴビデオＯＵＴ出力は、関
連する表示制御器自身が発生した情報だけを伝達し、そ
の入力で受取った信号を伝達しないのでこの場合は使用
されない）。

第５ｃ図は本発明による表示側’＋１■ＷＳで複数のＣ
ＲＴを駆動する例である。第１の表示制御器７１のＥＸ
ＴビデオＯＵＴ出力はそのＶＩＤＥＯＯＵＴ出力がＣＲ
Ｔ７３のビデオ信号として使用される第２の表示制御器
７２のＥＸＴ・ＩＮ入力と接続されている。制御器７２
のＶＩＤＥＯＯＵＴは画表示制御器により発生した信号
を示すので、ＣＲＴ７３はこれら制御器により発生した
視界の「オーバレイ」を示す。

同様の仕方で、制？ｆｆｌ器７２のＥＸＴビデオＯＵＴ
出力はそのＶＩＤＥＯＯＵＴ出力が画表示制御Ｉ■器が
発生したすべての情報をも示している第２のＣＲＴ７４
を駆動する制御器７１のＥＸＴ　　ＩＮ入力と接続され
ている。

第６ａ図から第６ｄ図は、更に表示制御器の動作を説明
するための各種表示を示す。図示した表示は患者の心電
図（ＥＣＧ’）および呼吸＜ＲＥＳＰ）を測定し表示す
る医用モニタに関連している。

第６ａ図は画面５７を示す、二つの波、ＥＣＧ５８と呼
吸５９とが表示されている。これら波の表現は、たとえ
ば、波ビデオＲＡ　Ｍページ３１ａ　己こ（２納するこ
とができる　（第４図を参照）。第６ａ図の表示は関連
の波ＲＡＭページによる表現としてだ：す存在する。図
示の例では、この形によって表示されていない（ただし
、もちろん、適切なイネーブル信号が発生すれば表示す
ることができる。）第６ｂ図と第６ｃ図とは英数字図形
ビデオＲＡ′〜１ページ３１ｂと３１ｃとに格納されて
いる対応する英数字表示を示す。第６ｂ図を参照すると
、ラー・ルアＥＣＧｊ　　（参照番号６０）と現行パル
ス率（参照番号６１）　　とが示されている。第６ｃ図
を参照すると、ラベル−ＲＥＳＰｊ（参照番号６２）と
現行呼吸率（参照番号６３）とが示されている。これら
英数字表示もユーザに対しては表示されないがその表現
が英数字／図形ＲＡＭページにその表現が（＄備されて
いる。

第６ｄ図は本発明による表現制御器の動作を示す。

この表示は第６ａ図から第６ｃ図の表示を組合せたもの
である。この組合せは属性論理の制御のもとに組合せ論
理により行われる。英数字／図形ＲＡＭページ３１ｂと
３１ｃとは画面領域全体にわたり使用可能である　（第
４図のイネーブル線３７ｂと３７ｃとの信号は永久シこ
「１」である）が、波ＲＡＭページ３１ａの出力はビー
ムが画面領域６，１を通るときイネーブル線３７　ａを
経由してのみ使用可能となる。

したかって、波表現の右部分は切取られ、これは第６ａ
図と比較すればわかる。

この例は表示制御器の動作の態様を良く示している。簡
単に言えば、表示制御器は各種表示のオーバレイを作り
、これによりこれら各表示を部分間にオン・オフする特
徴が得られる。

〔発明の効果〕

本発明による表示制御回路は、少なくとも２個のビデオ
対象を含み、異なるビデオ対象に関するｉｎ報を並列に
読み出すことが可能な、ビデオ情報記憶媒体、イネーブ
ル信号を発生する属性論理回路の前記ビデオ情報記憶媒
体の出力と前記イネーブル信号とを組み合せる組み合せ
論理回路、ＣＰＵおよびまたはビデオ制御器のような制
御ユニットを存しており、記憶された種々のビデオ対象
のオーバーレイを発生することができ、表示すべきビデ
オ対象を空間的にスイッチすることができる。

【図面の簡単な説明】

第１図は種々のビデオ対象を完全なビデオ視界に組み立
てることができる従来技術による表示制御回路のブロッ
ク図、第２図および第３図は本発明による表示側？ｉ１
１回路の一部回路図、第４図は本発明による表示制御回
路のブロック図、第５ａ図から第５ｃ図は本発明による
表示制御回路を直列接続する場合の図、第６ａ図から第
６ｄ［ｉＪは本発明２こよる表示側′４１■回路による
表示例を示す図である。２；ビデオ制御器、３；メモリブロック、４：対象記述
表（ポインタ）、６：表示装置、７；メモリブロック、
８：制御ユニット、９：属性論理、１１：組合せ論理、
２６：インタフェース、２９：ビデオ制御器、３８：属
性ＲＡＭ、４３：ハノファ、６５゜６６．６８．６９，
７０，７１，７２：表示制御回路、７３，７４：　ＣＲ
Ｔ、５７：画面。

Claims

【特許請求の範囲】

異なるビデオ対象に関連した情報を並列に読出すことが
できるビデオ情報記憶媒体（３１ａ、３１ｂ、３１ｃ）
と、少なくとも１個のイネーブル信号（３７ａ、３７ｂ
、３７ｃ）を発生する属性論理回路（３８、４３）と、
前記ビデオ情報記憶媒体および前記属性論理回路を制御
する少なくとも１個の制御ユニット（２５、２９）と、
前記属性論理回路によって発生されたイネーブル信号に
応答して前記ビデオ情報記憶媒体の出力（３５ａ、３５
ｂ、３５ｃ）をビデオ信号（５６）に組立てる組合せ論
理回路（３６ａ、３６ｂ、３６ｃ、７５）とより成り、
少なくとも２個のビデオ対象を含むビデオ表示に対する
ビデオ信号を発生するための表示制御回路。