JPH049680A - Ｄｃテスト用回路を含むｌｓｉ - Google Patents
Ｄｃテスト用回路を含むｌｓｉInfo
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- JPH049680A JPH049680A JP2108908A JP10890890A JPH049680A JP H049680 A JPH049680 A JP H049680A JP 2108908 A JP2108908 A JP 2108908A JP 10890890 A JP10890890 A JP 10890890A JP H049680 A JPH049680 A JP H049680A
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- JP
- Japan
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- output
- lsi
- circuit
- test
- pin
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- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＬＳＩ（大規模集積回路）の直流特性試験（
以下ＤＣテストという）のための回路を含むＬＳＩに関
するものである。
以下ＤＣテストという）のための回路を含むＬＳＩに関
するものである。
ＬＳＩ＋７）ＤＣテストに：おイーＣ，Ｖｏ＋５．ＶＯ
Ｕデストがある。これは、任意の出力ピンにハイｌノベ
ルまたはローレベルを出力さセた状態で負荷電流を流し
、電圧変動を測定することにより試験を行うものである
。従って、内部に特別なブースト回路か無い第５図のよ
うな場合には、複数の入力ピンから、出力ピンをハイレ
ベルまたはロー用／ヘルリするためのクロックを天才１
なければならず、テスト・か面倒であった。また、第６
図に示す従来例が知られているか、テスト時と通常動作
の切り換えるための信月（Ｔｅｓ ｔ−Ｃｏｎｔｒυ］
）と出力ピンをハイレベルまたはローレベルに設定する
だめの信号（Ｔｅ５ｔ−Ｄａｔａ）が必要なために、Ｉ
Ｃピン数が増大するという問題があった。
Ｕデストがある。これは、任意の出力ピンにハイｌノベ
ルまたはローレベルを出力さセた状態で負荷電流を流し
、電圧変動を測定することにより試験を行うものである
。従って、内部に特別なブースト回路か無い第５図のよ
うな場合には、複数の入力ピンから、出力ピンをハイレ
ベルまたはロー用／ヘルリするためのクロックを天才１
なければならず、テスト・か面倒であった。また、第６
図に示す従来例が知られているか、テスト時と通常動作
の切り換えるための信月（Ｔｅｓ ｔ−Ｃｏｎｔｒυ］
）と出力ピンをハイレベルまたはローレベルに設定する
だめの信号（Ｔｅ５ｔ−Ｄａｔａ）が必要なために、Ｉ
Ｃピン数が増大するという問題があった。
（発明が解決しようとするＨが）
本発明は、前述のような問題を解決するためになされた
もので、入力ピンの数を増大させることなく、出力ピン
を容易にハイレベルまたはローレベルに設定できる、Ｌ
ＳＩを提供することを目的とするものである。
もので、入力ピンの数を増大させることなく、出力ピン
を容易にハイレベルまたはローレベルに設定できる、Ｌ
ＳＩを提供することを目的とするものである。
前記目的を達成するため、本発明はＬＳＩをつぎの（１
）、（２）のとおりに構成するものである。
）、（２）のとおりに構成するものである。
（１）ＥＸＯＲゲートまたはＥＸＮＯＲゲートノ一方の
入力端にＬＳＩの回路の一出力を供給し、該ゲートの他
方の入力端にＬＳＩのリセット入力を供給し、該ゲート
の出力をＬＳＩの一出力ピンに供給するようにした出力
バッファを備えたＤＣテスト用回路を含むＬＳＩ。
入力端にＬＳＩの回路の一出力を供給し、該ゲートの他
方の入力端にＬＳＩのリセット入力を供給し、該ゲート
の出力をＬＳＩの一出力ピンに供給するようにした出力
バッファを備えたＤＣテスト用回路を含むＬＳＩ。
（２）ＥＸＯＲゲートまたはＥＸＮＯＲゲートノ一方の
入力端にＬＳＩの回路内の所定個所の信号を供給し、該
ゲートの他方の入力端にＬＳＩのリセット入力を供給し
、該ゲートの出力をＬＳＩの回路の所定個所に供給する
ようにした回路を備えたＤＣテスト用回路を含むＬＳＩ
。
入力端にＬＳＩの回路内の所定個所の信号を供給し、該
ゲートの他方の入力端にＬＳＩのリセット入力を供給し
、該ゲートの出力をＬＳＩの回路の所定個所に供給する
ようにした回路を備えたＤＣテスト用回路を含むＬＳＩ
。
前記（１）、（２）の構成によれば、リセットピンの入
力をハイレベルまたはローレベルにするコトにより、出
力ピンのレベルをハイレベル／ローレベルに切り換える
ことができる。
力をハイレベルまたはローレベルにするコトにより、出
力ピンのレベルをハイレベル／ローレベルに切り換える
ことができる。
以下本発明を実施例により詳しく説明する。
第１図は、本発明の一実施例である“ＤＣテスト用回路
を含むＬＳＩ”の構成図であり、第２図は同実施例の出
力バッファの等価回路図であり、第３図はＥＸＮＯＲの
真理値表である。
を含むＬＳＩ”の構成図であり、第２図は同実施例の出
力バッファの等価回路図であり、第３図はＥＸＮＯＲの
真理値表である。
第１図において、１は入力ピン、２は被テスト回路であ
るＬＳＩの回路または回路ブロック、３は出力バッファ
、４は出力ピン、５はＬＳＩのシステム・リセット・ピ
ンである。なお、リセット信号はローアクティブとする
。第２図において、６はＥｘｃｌｕｓｉｖｅ ＮｏＲＧ
ａｔｅ （以下ＥＸＮＯＲゲートと記す）、７はインバ
ータ、８はインバータ、９は出力ピンを示し、６〜８は
出力バッファを構成している。
るＬＳＩの回路または回路ブロック、３は出力バッファ
、４は出力ピン、５はＬＳＩのシステム・リセット・ピ
ンである。なお、リセット信号はローアクティブとする
。第２図において、６はＥｘｃｌｕｓｉｖｅ ＮｏＲＧ
ａｔｅ （以下ＥＸＮＯＲゲートと記す）、７はインバ
ータ、８はインバータ、９は出力ピンを示し、６〜８は
出力バッファを構成している。
前記構成において、入力ピン１をハイレベルまたはロー
レベルに固定した状態で、リセットピン５をローレベル
にする。すると、回路ブロックの出力ａ （＝ａ’ ）
はハイレベルまたはローレベルに固定される。出力ａの
状態は、ハイレベル。
レベルに固定した状態で、リセットピン５をローレベル
にする。すると、回路ブロックの出力ａ （＝ａ’ ）
はハイレベルまたはローレベルに固定される。出力ａの
状態は、ハイレベル。
ローレベルのどちらであるか、回路２が既知であるので
、試験者には既知である。いま、出力ａの状態をハイレ
ベルであると仮定すると、出力バッファ３のＥＸＮＯＲ
ゲートのＡ入力端子もハイレベルなる。リセットピン５
がローレベルであるので、入力端子Ｂはローレベルとな
る。よって、出力ピン４には出力バッファの入力端子Ａ
の反転出力であるローレベルか出力される。ここでＶ。
、試験者には既知である。いま、出力ａの状態をハイレ
ベルであると仮定すると、出力バッファ３のＥＸＮＯＲ
ゲートのＡ入力端子もハイレベルなる。リセットピン５
がローレベルであるので、入力端子Ｂはローレベルとな
る。よって、出力ピン４には出力バッファの入力端子Ａ
の反転出力であるローレベルか出力される。ここでＶ。
Ｌのテストを行う。
次にリセットピン５がハイレベルになると、出力ピン４
には入力端子Ａと等しいハイレベルが出力されるので、
ここでｖＯＨのテストを行う。第４図に実施例のテスト
タイミングを示す。期間φ１でリセットピン５をローレ
ベルにしてＶ。ＬまたはＶ□Ｈのテストを行い、期間φ
２でリセットピン５をハイレベルにして出力ピン９の出
力をφ１のときと反転させテストを行う。期間φ３以降
は機能テストまたは通常動作の期間となる。
には入力端子Ａと等しいハイレベルが出力されるので、
ここでｖＯＨのテストを行う。第４図に実施例のテスト
タイミングを示す。期間φ１でリセットピン５をローレ
ベルにしてＶ。ＬまたはＶ□Ｈのテストを行い、期間φ
２でリセットピン５をハイレベルにして出力ピン９の出
力をφ１のときと反転させテストを行う。期間φ３以降
は機能テストまたは通常動作の期間となる。
即ち、本実施例では、ＬＳＩの回路２の出力端と出力ピ
ン４の間に、リセットピン５の信号を方の入力とするＥ
ＸＮＯＲゲート６を含む出力バッファを設けているので
、回路２の出力がハイレベル、ローレベルにかかわらず
、第３図に示すように、リセットピン５の信号レベルに
より、出力ピン９のレベルをハイレベル／ローレベルに
切替えることかできる。リセット信号がハイアクティブ
のときは第２図のインバータ７を省略できる。
ン４の間に、リセットピン５の信号を方の入力とするＥ
ＸＮＯＲゲート６を含む出力バッファを設けているので
、回路２の出力がハイレベル、ローレベルにかかわらず
、第３図に示すように、リセットピン５の信号レベルに
より、出力ピン９のレベルをハイレベル／ローレベルに
切替えることかできる。リセット信号がハイアクティブ
のときは第２図のインバータ７を省略できる。
このように、ＬＳＩに有するシステム・リセット・ピン
を利用してＤＣテストが可能になるので、ピン数を増加
させる必要がない。また第４図に示すように、テストは
φ１．φ２の２クロツクで済むので最小時間でテストを
することができる。さらに、′！Ｊ２図の６に示す等価
回路のＥＸＮＯＲゲートを使用した場合、８入力がロー
レベルからハイレベルに変化した場合に−、ゲー トフ
にヂャーシされた電荷によ−ノ°（入力Ｂが振られると
いつ欠点があるが、本実施例のＪ−）ν′、ＥＸＮＯＲ
ゲー１＝の入力Ｂをリセ・・川・ピンに〜接続して使用
Ｊる場合には、入力Ｂが直流電圧で一定であると考えら
れるので問題とならない。従−ンでＥＸＮＯＲケ・−１
・を６のＪ“うな５個の！・ラノシスタて構成できる（
イノバータは２個のＭ ＯＳ トーランジスタで構成さ
れている）ので、出力バッファをレイアウトする時に面
積的に不利にならない。
を利用してＤＣテストが可能になるので、ピン数を増加
させる必要がない。また第４図に示すように、テストは
φ１．φ２の２クロツクで済むので最小時間でテストを
することができる。さらに、′！Ｊ２図の６に示す等価
回路のＥＸＮＯＲゲートを使用した場合、８入力がロー
レベルからハイレベルに変化した場合に−、ゲー トフ
にヂャーシされた電荷によ−ノ°（入力Ｂが振られると
いつ欠点があるが、本実施例のＪ−）ν′、ＥＸＮＯＲ
ゲー１＝の入力Ｂをリセ・・川・ピンに〜接続して使用
Ｊる場合には、入力Ｂが直流電圧で一定であると考えら
れるので問題とならない。従−ンでＥＸＮＯＲケ・−１
・を６のＪ“うな５個の！・ラノシスタて構成できる（
イノバータは２個のＭ ＯＳ トーランジスタで構成さ
れている）ので、出力バッファをレイアウトする時に面
積的に不利にならない。
なお、以トの実施例ズは、テスト用回路に：ＥＸＮＯＲ
、ゲートを用いているが、本発明は（７れに限定される
ものではなく ＥＸＯＲゲート（Ｅｘｃｌｕｓｉｖｅ
ＯＲＧａｔｅ）を用いてもＪ、く、この場合も１＝ｓＩ
の回路２の出力のハイレベル、Ｌ１−レヘルにかか才）
らず、リセットビ°ンのレベルをハイ２．／ロー１切り
換えて、出力ピンのレベルをハイ／ローと切り換え、Ｄ
Ｃデストを行うことができる１、 また、実施例では、出力バッファにテスト用回路を組み
込んでいるか、ｉ：、 ｔｌに限ら４゛、１．、− Ｓ
Ｎの回路の所定個所に゛組み込み、リセ・・ｌトピン
のレベルｒ：ｂ しＴ、出力し“ンのレベルがハ（／
０−ど切り換わるようｋ”しハもよい、。
、ゲートを用いているが、本発明は（７れに限定される
ものではなく ＥＸＯＲゲート（Ｅｘｃｌｕｓｉｖｅ
ＯＲＧａｔｅ）を用いてもＪ、く、この場合も１＝ｓＩ
の回路２の出力のハイレベル、Ｌ１−レヘルにかか才）
らず、リセットビ°ンのレベルをハイ２．／ロー１切り
換えて、出力ピンのレベルをハイ／ローと切り換え、Ｄ
Ｃデストを行うことができる１、 また、実施例では、出力バッファにテスト用回路を組み
込んでいるか、ｉ：、 ｔｌに限ら４゛、１．、− Ｓ
Ｎの回路の所定個所に゛組み込み、リセ・・ｌトピン
のレベルｒ：ｂ しＴ、出力し“ンのレベルがハ（／
０−ど切り換わるようｋ”しハもよい、。
以−１−説明１７たＪ、っ虹、本発明によれば、入力ピ
ン数を増大゛４゛る４−となくＤＣマフスト回路をＬＳ
Ｉに納み込むＪとかでき、また、出力レベルをハイ、
Ｎｉ１−に設定するのに、夫々１クロ・・？りで済むの
でテストプログラムの作成か８紡となる。
ン数を増大゛４゛る４−となくＤＣマフスト回路をＬＳ
Ｉに納み込むＪとかでき、また、出力レベルをハイ、
Ｎｉ１−に設定するのに、夫々１クロ・・？りで済むの
でテストプログラムの作成か８紡となる。
また、ＤＣデテス用回路の組込みの際、テストピンの増
設、著しいチップ面積の増大を必要としないので、コス
トの増加がほとんどない。
設、著しいチップ面積の増大を必要としないので、コス
トの増加がほとんどない。
また、出力レベルの設定に、ＬＳＩの回路ブロックの所
定個所または出力端のイｇ号を用いているので、ＤＣデ
ストは、機能テストを一部兼ねＣ−いること虹なる。、
ｌ、っ゛（、テストプログラムの最初に、■３．２１．
ＶＬ−、□テストを行えば、）。１−〜−ルストップで
ラストを行った場合、不良・ブツブの選別まての時間を
より短縮することができる。
定個所または出力端のイｇ号を用いているので、ＤＣデ
ストは、機能テストを一部兼ねＣ−いること虹なる。、
ｌ、っ゛（、テストプログラムの最初に、■３．２１．
ＶＬ−、□テストを行えば、）。１−〜−ルストップで
ラストを行った場合、不良・ブツブの選別まての時間を
より短縮することができる。
第２図は実施例の構成図、第２図は同実施例の出力バッ
ファの等価回路図、第３図はＥＸＮＯＲゲー雪の＾埋値
表、第４図は前記実施例のテストタイミング図、第５図
は従来の１０テストの説明図、第６図は従来例の構成図
である。 ２・−−−−−ＬＳＩの回路 ３・・・・・・出力バッファ ４・・・・・・出力ピン ５−・・・・・リセットピン 実施例の構成図 第１図
ファの等価回路図、第３図はＥＸＮＯＲゲー雪の＾埋値
表、第４図は前記実施例のテストタイミング図、第５図
は従来の１０テストの説明図、第６図は従来例の構成図
である。 ２・−−−−−ＬＳＩの回路 ３・・・・・・出力バッファ ４・・・・・・出力ピン ５−・・・・・リセットピン 実施例の構成図 第１図
Claims (2)
- （１）ＥＸＯＲゲートまたはＥＸＮＯＲゲートの一方の
入力端にＬＳＩの回路の一出力を供給し、該ゲートの他
方の入力端にＬＳＩのリセット入力を供給し、該ゲート
の出力をＬＳＩの一出力ピンに供給するようにした出力
バッファを備えたことを特徴とするＤＣテスト用回路を
含むＬＳＩ。 - （２）ＥＸＯＲゲートまたはＥＸＮＯＲゲートの一方の
入力端にＬＳＩの回路内の所定個所の信号を供給し、該
ゲートの他方の入力端にＬＳＩのリセット入力を供給し
、該ゲートの出力をＬＳＩの回路の所定個所に供給する
ようにした回路を備えたことを特徴とするＤＣテスト用
回路を含むＬＳＩ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108908A JP2906073B2 (ja) | 1990-04-26 | 1990-04-26 | Ｄｃテスト用回路を含むｌｓｉ |
| US08/011,117 US5410247A (en) | 1990-04-26 | 1993-01-29 | Circuit device having a test function for checking circuit operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2108908A JP2906073B2 (ja) | 1990-04-26 | 1990-04-26 | Ｄｃテスト用回路を含むｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH049680A true JPH049680A (ja) | 1992-01-14 |
| JP2906073B2 JP2906073B2 (ja) | 1999-06-14 |
Family
ID=14496685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108908A Expired - Fee Related JP2906073B2 (ja) | 1990-04-26 | 1990-04-26 | Ｄｃテスト用回路を含むｌｓｉ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5410247A (ja) |
| JP (1) | JP2906073B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0138233B1 (ko) * | 1994-12-16 | 1998-06-15 | 김광호 | 마이크로 컨트롤러의 테스트회로 |
| JP2980539B2 (ja) * | 1995-07-04 | 1999-11-22 | 株式会社リコー | Ｄｃテストポイント編集装置及び編集方法 |
| JPH10269100A (ja) * | 1997-03-25 | 1998-10-09 | Mitsubishi Electric Corp | ボード配線故障検出装置 |
| JP2000292490A (ja) * | 1999-04-12 | 2000-10-20 | Mitsubishi Electric Corp | Ｌｓｉテスタ及びｌｓｉのテスト方法 |
| US7205986B2 (en) * | 2002-12-18 | 2007-04-17 | Semiconductor Energy Laboratory Co., Ltd. | Image display device and testing method of the same |
| JP4624109B2 (ja) * | 2003-03-25 | 2011-02-02 | 株式会社半導体エネルギー研究所 | 半導体装置の検査回路 |
| US7518602B2 (en) * | 2004-12-06 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Test circuit and display device having the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3614608A (en) * | 1969-05-19 | 1971-10-19 | Ibm | Random number statistical logic test system |
| JPS5997065A (ja) * | 1982-11-25 | 1984-06-04 | Advantest Corp | 論理回路試験装置の試験パタ−ン発生装置 |
| DE3685078D1 (de) * | 1985-09-09 | 1992-06-04 | Hitachi Ltd | Speicherpruefgeraet. |
| US5132614A (en) * | 1989-08-03 | 1992-07-21 | Kabushiki Kaisha Toshiba | Semiconductor device and method and apparatus for testing the same |
| US4972144A (en) * | 1989-11-28 | 1990-11-20 | Motorola, Inc. | Testable multiple channel decoder |
| US5198760A (en) * | 1991-09-30 | 1993-03-30 | Hughes Aircraft Company | Method by which to detect direction of current flow in outputs of integrated circuits |
-
1990
- 1990-04-26 JP JP2108908A patent/JP2906073B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-29 US US08/011,117 patent/US5410247A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906073B2 (ja) | 1999-06-14 |
| US5410247A (en) | 1995-04-25 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 10 |
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