JPH0496365A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0496365A JPH0496365A JP2214535A JP21453590A JPH0496365A JP H0496365 A JPH0496365 A JP H0496365A JP 2214535 A JP2214535 A JP 2214535A JP 21453590 A JP21453590 A JP 21453590A JP H0496365 A JPH0496365 A JP H0496365A
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- Pending
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
産業上の利用分野
本発明は、スタックトキャパシタを有する半導体装置お
よびその製造方法に関する。
よびその製造方法に関する。
従来の技術
近年、半導体装置の微細化および高密度集積化により半
導体記憶装置の大容量化が進められている。そこで、現
在スタックトキャパシタ型セル等の半導体装置が提案さ
れている。
導体記憶装置の大容量化が進められている。そこで、現
在スタックトキャパシタ型セル等の半導体装置が提案さ
れている。
第３図および第４図は、従来のスタックトキャパシタ型
セルを有するダイナミック半導体装置の製造方法の一部
を表している。第３図（ａ）において、シリコン基板、
２は分離酸化膜、３はゲート酸化膜、４はゲート電極、
５はシリコン酸化膜等からなる眉間絶縁膜で、その眉間
絶縁膜５とシリコン基板１上に被着した第１の多結晶シ
リコン６上にホトレジスト７をパターン形成し、第３図
（ｂ）に示すよ−うに多結晶シリコン６をドライエゼチ
ングし、多結晶シリコンからなる蓄積電極６を形成した
後、アッシング、硫酸と過酸化水素水との混合液による
洗浄でレジスト等を除去する。このとき蓄積電極６を上
から見た平面形状は第４図に示すとおりである。次に第
３図（ｃ）に示すように容量絶縁膜８を形成し、スタッ
クトキャパシタの上部電極（セルプレート）９として減
圧ＣＶＤ等で第２の多結晶シリコンを形成していた。
セルを有するダイナミック半導体装置の製造方法の一部
を表している。第３図（ａ）において、シリコン基板、
２は分離酸化膜、３はゲート酸化膜、４はゲート電極、
５はシリコン酸化膜等からなる眉間絶縁膜で、その眉間
絶縁膜５とシリコン基板１上に被着した第１の多結晶シ
リコン６上にホトレジスト７をパターン形成し、第３図
（ｂ）に示すよ−うに多結晶シリコン６をドライエゼチ
ングし、多結晶シリコンからなる蓄積電極６を形成した
後、アッシング、硫酸と過酸化水素水との混合液による
洗浄でレジスト等を除去する。このとき蓄積電極６を上
から見た平面形状は第４図に示すとおりである。次に第
３図（ｃ）に示すように容量絶縁膜８を形成し、スタッ
クトキャパシタの上部電極（セルプレート）９として減
圧ＣＶＤ等で第２の多結晶シリコンを形成していた。
発明が解決しようとする課題
このような従来の半導体装置では、隣接するワード線（
ゲート電極４）上のスペースを有効に利用することによ
りメモリセルのキャパシタの大容量化を実現しているの
で短チャンネル化によるホットエレクトロン、ホットホ
ールによる誤動作は防止されるが、メモリキャパシタの
平面で見た占有面積を拡大することなく、より一層の大
容量化を図ることができれば高密度化−および高集積化
する場合、さらに有利になることは言うまでもない。
ゲート電極４）上のスペースを有効に利用することによ
りメモリセルのキャパシタの大容量化を実現しているの
で短チャンネル化によるホットエレクトロン、ホットホ
ールによる誤動作は防止されるが、メモリキャパシタの
平面で見た占有面積を拡大することなく、より一層の大
容量化を図ることができれば高密度化−および高集積化
する場合、さらに有利になることは言うまでもない。
本発明は上記従来の課題を解決するもので、より一層の
大容量化を実現した半導体装置およびその製造方法を提
供することを目的とする。
大容量化を実現した半導体装置およびその製造方法を提
供することを目的とする。
課題を解決するための手段
本発明は上記目的を達成するために、蓄積電極周辺の側
面をその蓄積電極を上から見てジグザグ形状にし、その
外側に順次形成された容量絶縁膜および上部電極も蓄積
電極形状に従った形状にした構成になる。
面をその蓄積電極を上から見てジグザグ形状にし、その
外側に順次形成された容量絶縁膜および上部電極も蓄積
電極形状に従った形状にした構成になる。
作用
本発明は上記した構成により、ホトレジストを加熱しホ
トレジストの側面に凹凸を形成し・た後、異方性エツチ
ングすることにより蓄積電極の側面に凹凸を形成し、こ
れによりＭＯＳキャパ゛シタの平面で見た面積を拡大す
ることな（実質的な表面積を増加させ、キャパシタの大
容量化を図ることができる。
トレジストの側面に凹凸を形成し・た後、異方性エツチ
ングすることにより蓄積電極の側面に凹凸を形成し、こ
れによりＭＯＳキャパ゛シタの平面で見た面積を拡大す
ることな（実質的な表面積を増加させ、キャパシタの大
容量化を図ることができる。
実施例
以下、本発明の一実施例について第１図および第２図を
参照しながら説明する。
参照しながら説明する。
第１図において、第３図の従来例と同一部分には同一番
号を付し、説明を省略する。すなわち本発明の特徴は第
１図（ａ）に示すように厚さ３０”Ｏｎｍの第１の多結
晶シリコン膜６上に熱架橋剤を含むホトレジスト１１を
約１．２μｍパターン形成した後、第１図（ｂ）に示す
ようにボストベーク（１’ＯＯ〜１２０℃、１００秒）
を行い、熱架橋剤を含むホトレジスト１１を反応させ、
クロスリンクすることによりホトレジスト１１を収縮さ
せ、ホトレジスト表面および側面に凹凸を形成する。
号を付し、説明を省略する。すなわち本発明の特徴は第
１図（ａ）に示すように厚さ３０”Ｏｎｍの第１の多結
晶シリコン膜６上に熱架橋剤を含むホトレジスト１１を
約１．２μｍパターン形成した後、第１図（ｂ）に示す
ようにボストベーク（１’ＯＯ〜１２０℃、１００秒）
を行い、熱架橋剤を含むホトレジスト１１を反応させ、
クロスリンクすることによりホトレジスト１１を収縮さ
せ、ホトレジスト表面および側面に凹凸を形成する。
次に第１図（（２）に示すように、異方性エツチングに
より第１の多結晶シリコン膜６をパターン形成した後、
アッシング、硫酸および過酸化水素水の混合液による洗
浄でホトレジスト１１等を除去し、多結晶シリコン膜か
らなる蓄積電極６を得る。このとき蓄積電極６の側面に
ホトレジストの凹凸が転写され゛る。次に第１図（ｄ）
に示すように容量絶縁１１８を形成し、スタックトキャ
パシタのセルプレートとして減圧ＣＶＤ等で第２の多結
晶シリコンからなる上部電極９を形成する。第２図は第
１図（ｂ）のホトレジスト１１側面の凹凸が蓄積電極６
に転写される様子を上から見光平面図で示したものであ
る。すなわち第２図（ａ）は第１図（ａ）を上から見た
ところ、第２図（ｂ）は第１図（ｂ）を上から見たとこ
ろ、すなわちホトレジスト１１を熱処理により収縮させ
て、ホトレジスト１１のパターンを上から見て、周辺の
側面がジグザグ形状になっている。第２図（（２）は第
１図（（２）すなわち第１の多結晶シリコン６をエツチ
ングして、ホトレジスト１１のパターンに従って側面が
凹凸形状になった第１の多結晶シリコンからなる蓄積電
極６を上から見たところである。
より第１の多結晶シリコン膜６をパターン形成した後、
アッシング、硫酸および過酸化水素水の混合液による洗
浄でホトレジスト１１等を除去し、多結晶シリコン膜か
らなる蓄積電極６を得る。このとき蓄積電極６の側面に
ホトレジストの凹凸が転写され゛る。次に第１図（ｄ）
に示すように容量絶縁１１８を形成し、スタックトキャ
パシタのセルプレートとして減圧ＣＶＤ等で第２の多結
晶シリコンからなる上部電極９を形成する。第２図は第
１図（ｂ）のホトレジスト１１側面の凹凸が蓄積電極６
に転写される様子を上から見光平面図で示したものであ
る。すなわち第２図（ａ）は第１図（ａ）を上から見た
ところ、第２図（ｂ）は第１図（ｂ）を上から見たとこ
ろ、すなわちホトレジスト１１を熱処理により収縮させ
て、ホトレジスト１１のパターンを上から見て、周辺の
側面がジグザグ形状になっている。第２図（（２）は第
１図（（２）すなわち第１の多結晶シリコン６をエツチ
ングして、ホトレジスト１１のパターンに従って側面が
凹凸形状になった第１の多結晶シリコンからなる蓄積電
極６を上から見たところである。
なお、本実施例においては、ホトレジストとして熱架橋
剤を含むものを用いた場合について示したが、熱架橋剤
を含まないものを用いても、ホトレジスト１１を収縮さ
せ、上から見て周辺の側面をジグザグ形状にすることが
できる。ただしこの場合は熱処理温度を高（する必要が
ある。実際には２５０℃、３０秒で実現した。
剤を含むものを用いた場合について示したが、熱架橋剤
を含まないものを用いても、ホトレジスト１１を収縮さ
せ、上から見て周辺の側面をジグザグ形状にすることが
できる。ただしこの場合は熱処理温度を高（する必要が
ある。実際には２５０℃、３０秒で実現した。
またホトレジスト１１を熱処理する代りに３６５ｎｍの
光を１０分間照射しても同様の効果が得られた。以上の
方法を用いれば、スタックトキャパシタは平面的に見た
面積を拡大することなく実質的に２倍以上の大面積化、
すなわち大容量化を実現することができる。
光を１０分間照射しても同様の効果が得られた。以上の
方法を用いれば、スタックトキャパシタは平面的に見た
面積を拡大することなく実質的に２倍以上の大面積化、
すなわち大容量化を実現することができる。
発明の効果
以上の実施例から明らかなように本発明によれば、蓄積
電極周辺の側面をジグザグ形状にし、その外側に順次形
成された容量絶縁膜および上部電極も蓄積電極形状に従
った形状にした構成によるのでスタックトキャパシタの
平面で見た面積を拡大することなく実質的に表面積を増
加させ、スタックトキャパシタの大容量化を図った半導
体装置を提供できる。
電極周辺の側面をジグザグ形状にし、その外側に順次形
成された容量絶縁膜および上部電極も蓄積電極形状に従
った形状にした構成によるのでスタックトキャパシタの
平面で見た面積を拡大することなく実質的に表面積を増
加させ、スタックトキャパシタの大容量化を図った半導
体装置を提供できる。
第１図（ａ）〜（ｄ）は本発明の一実施例の半導体装置
およびその製造方法を説明するための工程断面図、第２
図（ａ） 、 （ｂ） 、 （（２）はそれぞれ第１図
（ａ） 、 （ｂ） 。 （（２）に対応する平面図、第３図（ａ）〜（（２）は
従来の半導体装置およびその製造方法を説明するための
工程断面図、第４図は第３図（ｂ）に対応する平面図で
ある。 １・・・・・・シリコン基板（半導体基板）、６・・・
・・・第１の多結晶シリコン膜からなる蓄積電極、８・
・・・・・容量絶縁膜、９・・・・・・上部電極。 代理人の氏名 弁理士 粟野重孝 ほか１名１図 第１図 Ｉ！ 容量杼！等牒 デ 上部電極 第 図 Ｉ 第 図
およびその製造方法を説明するための工程断面図、第２
図（ａ） 、 （ｂ） 、 （（２）はそれぞれ第１図
（ａ） 、 （ｂ） 。 （（２）に対応する平面図、第３図（ａ）〜（（２）は
従来の半導体装置およびその製造方法を説明するための
工程断面図、第４図は第３図（ｂ）に対応する平面図で
ある。 １・・・・・・シリコン基板（半導体基板）、６・・・
・・・第１の多結晶シリコン膜からなる蓄積電極、８・
・・・・・容量絶縁膜、９・・・・・・上部電極。 代理人の氏名 弁理士 粟野重孝 ほか１名１図 第１図 Ｉ！ 容量杼！等牒 デ 上部電極 第 図 Ｉ 第 図
Claims (4)
- （１）半導体基板上に順次形成された蓄積電極、容量絶
縁膜および上部電極からなるスタックトキャパシタを有
する半導体装置において、前記蓄積電極周辺の側面をそ
の蓄積電極を上から見てジグザグ形状にし、その外側に
順次形成された前記容量絶縁膜および上部電極も前記蓄
積電極形状に従った形状にしたことを特徴とする半導体
装置。 - （２）半導体基板上に第１の多結晶シリコン膜を形成す
る工程と、その第１の多結晶シリコン膜上にホトレジス
トをパターン形成する工程と、そのホトレジストを熱処
理により収縮させてホトレジストパターンを上から見て
、そのホトレジストパターン周辺の側面がジグザグ形状
になるようにする工程と、その周辺側面がジグザグ形状
のホトレジストパターンに沿ってその下部にある前記第
１の多結晶シリコン膜をドライエッチングして第１の多
結晶シリコン膜からなる蓄積電極を形成する工程と、そ
の蓄積電極を含む上面に容量絶縁膜を形成する工程と、
その容量絶縁膜上に第２の多結晶シリコン膜からなる上
部電極をパターン形成する工程とを有することを特徴と
する半導体装置の製造方法。 - （３）熱架橋剤を含むホトレジストを用いたことを特徴
とする請求項２記載の半導体装置の製造方法。 - （４）ホトレジストを熱処理により収縮させる代りにホ
トレジストに光を照射して収縮させることを特徴とする
請求項２または３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214535A JPH0496365A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2214535A JPH0496365A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496365A true JPH0496365A (ja) | 1992-03-27 |
Family
ID=16657344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2214535A Pending JPH0496365A (ja) | 1990-08-13 | 1990-08-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496365A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196627A (ja) * | 1992-12-14 | 1994-07-15 | Nec Corp | 半導体素子及びその製造方法 |
| JP2015072973A (ja) * | 2013-10-02 | 2015-04-16 | 株式会社豊田中央研究所 | 半導体装置及びその製造方法 |
-
1990
- 1990-08-13 JP JP2214535A patent/JPH0496365A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196627A (ja) * | 1992-12-14 | 1994-07-15 | Nec Corp | 半導体素子及びその製造方法 |
| JP2015072973A (ja) * | 2013-10-02 | 2015-04-16 | 株式会社豊田中央研究所 | 半導体装置及びその製造方法 |
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