JPH0492497A - 銀系配線セラミック基板 - Google Patents

銀系配線セラミック基板

Info

Publication number
JPH0492497A
JPH0492497A JP2209484A JP20948490A JPH0492497A JP H0492497 A JPH0492497 A JP H0492497A JP 2209484 A JP2209484 A JP 2209484A JP 20948490 A JP20948490 A JP 20948490A JP H0492497 A JPH0492497 A JP H0492497A
Authority
JP
Japan
Prior art keywords
silver
conductor
insulating layer
alumina
ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2209484A
Other languages
English (en)
Other versions
JPH0719964B2 (ja
Inventor
Keiichiro Ho
慶一郎 方
Yuzo Shimada
嶋田　勇三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2209484A priority Critical patent/JPH0719964B2/ja
Priority to US07/740,634 priority patent/US5292574A/en
Priority to EP91307283A priority patent/EP0470839B1/en
Priority to DE69106978T priority patent/DE69106978T2/de
Publication of JPH0492497A publication Critical patent/JPH0492497A/ja
Publication of JPH0719964B2 publication Critical patent/JPH0719964B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
    • H05K3/4676—Single layer compositions
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24273—Structurally defined web or sheet [e.g., overall dimension, etc.] including aperture
    • Y10T428/24322—Composite web or sheet
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、厚膜ハイブリッドＩＣや高速ＬＳＩ素子搭載
用のセラミック基板に関するものである。
［従来の技術］ 近年、通信機器、家電品、コンピュータ等の電子機器に
対する小型化、軽量化、多機能化、高密度化、高信頼性
化が望まれている中で、半導体チップの高集積化や高速
化技術と共に、これらを相互に配線する実装技術の重要
性も増してきている。
基板材料としては、有機樹脂系、金属系及びセラミック
系に大別できるが、主にセラミック系は高品質、高信頼
性、長寿命が要求される分野で使用されるケースが多い
。その中で、電気的特性、化学的安定性９機械的特性９
価格の面から、最も広く利用されているのがアルミナで
ある。しかし、三次元配線が可能で、高密度化に有利な
グリーンシート多層化法を適用するには、アルミナの焼
結温度が１５００〜１６００℃と非常に高温であるため
、同時焼成できる導体として、比抵抗の比較的高いタン
グステンやモリブデン等の金属に限られてしまうという
欠点がある。
そこで、低温焼結性セラミックで、ガラスとホストセラ
ミックとの複合系材料が開発されている。
このものは低融点であるために、同時焼成できなかった
抵抗の低い金属を導体として使用することが可能となっ
たわけである。このような金属として、金、銀、銅等が
挙げられるが、金は価格の面から、銅は酸化に対する安
定性からハイブリッドＩＣ用基板の市場で占める割合は
少なく、現在の主流は銀系といっても過言ではない。し
かし、銀系導体にもマイグレーションの問題があり、パ
ラジラム等の金属との合金化で対処されている。
銀とパラジウムとの比率は、耐マイグレーション性、半
田濡れ性、半田食われ性、密着性あるいは抵抗値のバラ
ンスを考え、現在８０対２０が主流であるが、更に抵抗
値を下げ、半田濡れ性やエージング特性の向上を図るた
めに、銀化率の高い導体の適用が望まれている。半田食
われ性やクロスオーバーガラスとのマッチィング不良１
表面硫化による半田濡れ性劣化、更に銀マイグレーシヨ
ン性は種々の工夫により回避でき、今後発展する可能性
を十分に有する。
［発明が解決しようとする課題］ 一方、大型高速コンピュータに用いる多数個のＬＳＩチ
ップを１基板に実装するマルチチップパッケージにおい
ても、配線長を短くでき、多層化による高密度配線が可
能な多層ガラスセラミック基板が注目されているが、配
線材料としては上記に述べた銀系が多く適用されている
。しがし、更に高密度実装を達成するために、基板のサ
イズは大きくなる傾向にある。その分、基板の焼結を従
来と変わりないものとするには、焼成時間を長くする必
要があり、逆に配線を形成している銀系導体が焼成過程
でガラス内部に拡散し易くなり、焼結後の銀系導体の緒
特性が接縮に低下するという問題が生じてしまう。
そこで、本発明の目的はこのような従来の課題を解決す
ることにより、導体特性の非常に安定した銀系のセラミ
ック配線基板を提供することにある。
〔課題を解決するための手段］ 前記目的を達成するため、本発明に係る銀系配線セラミ
ック基板においては、銀を主成分とする導体とセラミッ
ク絶縁層からなる基板であって、セラミック絶縁層は、
０．１〜２．５重量％の銀を含むことを特徴とする銀系
配線セラミック基板。
［作用］ 本発明の銀系配線セラミック基板は、セラミック中に０
．１〜２．５重量％の銀を含んでいるため、配線を形成
している銀を主成分とする導体の焼成過程におけるセラ
ミック絶縁層内への拡散が抑制され、焼結後の導体特性
が安定している。
［実施例］ 次に、本発明について図面を引用して詳細に説明する。
（実施例１） 第１図は本発明の銀系配線基板を示す断面図である。
第１図に示すように本発明に係る基板は、銀を主成分と
する銀系導体２とセラミック絶縁層１とからなり、セラ
ミック絶縁層１中に０．１〜２．５重量％の銀微粒子３
を含むものである。４は基板上に実装したＩＣ，ＬＳＩ
チップ、５は基板の入出力端子である。
本発明の実施例１として、アルミナとホウケイ酸系鉛ガ
ラスの２成分系をセラミック配線基板用原料粉末として
用いた場合について述べる。この複合材料は焼成温度が
９００℃と低いため、銀系のペーストを同時焼成用導体
として用いることができる。例として、銀とパラジウム
の合金系を適用した。また、アルミナよりも誘電率が低
い、熱膨張係数がＳｉ素子とほぼ整合している、アルミ
ナとガラスの反応によるアノーサイト相析出が強度を高
めると共に、銀のマイグレーションを抑制する等の利点
もある。
さて、製法として高密度実装化に有利なグリーンシート
積層法を使用する場合、まず粉末粒度を制御するために
、ガラス原料粉末の粉砕を行い、その後アルミナ５５重
量％、ガラス４５重量％の比率で混合する。さらに、平
均粒径が１〜５ｐｍ程度の銀の微粒子を所定量添加し、
十分に混合した後に、有機ビヒクルと共に混練し、スラ
リー状とする。
′次に、スリップキャスティング成膜法により所望の厚
みのグリーンシートを作製し、スルーホール形成・銀パ
ラジウム導体パターン印刷やヴイア充填印刷・積層・熱
プレスを行い、成形体を作製する。この成形体を脱バイ
ンダー・焼成することにより多層の配線基板が完成する
。
ここで、銀微粒子３の添加比率の範囲を０．１〜２．５
重量％に限定した根拠について述べる。まず、焼成過程
における銀の絶縁層を形成しているガラス相への拡散を
防止できるだけの添加量が必要である。しかし逆に、添
加量が多すぎると、絶縁層の特性劣化、特に絶縁性が急
激に低下してしまう。
そこで、銀微粒子の添加比率をＯ〜１０Ｍ量％の範囲で
変化させた場合の銀系導体特性及び絶縁層の特性への影
響を調査した。導体特性としては、抵抗と焼成後の断面
積から算出した銀化率が１００重承％と９５重量％の場
合の比抵抗を、また絶縁層の特性として、収縮率、アル
キメデス法により算出した焼成体棺度、３点曲げ法によ
り算出した抗折強度、　　Ｉ　ＭＨｚにおける誘電率及
び誘電損失、５０Ｖの電圧を印加したときの絶縁抵抗、
絶縁耐圧、室温から３５０℃までの平均線熱膨張係数を
各々選択した。結果を第１表に示す。絶縁層に銀微粒子
を添加しない場合、導体の比抵抗は非常にばらつきが大
きく、安定していない。ところが、０．１重量％の銀微
粒子を絶縁層に混入すると、銀の焼成過程における拡散
が抑制され、比抵抗は安定することが分かる。一方、絶
縁層の特性において、銀微粒子の添加比率が２．５重量
％を越えると、劣化が認められる。特に、絶縁抵抗や絶
縁耐圧等の絶縁性は急激に低下してしまう。よって、配
線を形成している銀系導体の特性を安定せしめ、かつ絶
縁層の特性に支障を来さない銀微粒子の添加比率は０．
１〜２．５重量％ということができる。
（以下余白） （実施例２） 本発明の実施例２として石英ガラス、コーディエライト
とホウケイ酸系ガラスの３成分系をセラミック配線基板
用原料粉末として用いた場合について述べる。この複合
材料も焼成温度が９００　℃と低いため、銀系のペース
トを同時に焼成用導体として用いることができる。例と
して、実施例１と同様、銀とパラジウムの合金系を使用
した。また、本材料は誘電率が４．４　と低く、高速伝
送化に有利であり、熱膨張係数もＳｉ素子に整合してい
る。抗折強度も比較的高く、１５０Ｑｋｇ／ｃｕｔであ
る。なお、混合比率は重量比で２０対１５対６５である
。本材料系に対しても、銀微粒子の添加比率をＯ−１０
重量％の範囲で変化させた場合の導体及び絶縁層の特性
への影響を調べた。その結果を第２表にまとめたが、本
発明の実施例１と同様、最適比率は０．１〜２．５重量
％であることが分がる。
（以下余白） 〔発明の効果〕 以上説明したように本発明は、銀を主成分とする導体と
セラミック絶縁層からなる基板において、セラミック絶
縁層中に０．１〜２．５重量％の銀微粒子を含むため、
配線を形成している銀を主成分とする導体の焼成過程に
おけるセラミック絶縁層内への拡散が抑制され、焼結後
の導体特性を安定させることができるという効果を有す
る。
【図面の簡単な説明】
第１図は本発明の銀系配線セラミック基板を示す断面図
である。 １・・・セラミック絶縁層　　　２・・・銀系導体３・
・・銀微粒子　　　　　　　４・・・ＩＣ，ＬＳＩチッ
プ５・・・入出力端子 特許出願人　　日本電気株式会社 ’−−ニー５

Claims (1)

    【特許請求の範囲】
  1. （１）銀を主成分とする導体とセラミック絶縁層からな
    る基板であって、 セラミック絶縁層は、０．１〜２．５重量％の銀を含む
    ことを特徴とする銀系配線セラミック基板。
JP2209484A 1990-08-08 1990-08-08 銀系配線セラミック基板 Expired - Fee Related JPH0719964B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2209484A JPH0719964B2 (ja) 1990-08-08 1990-08-08 銀系配線セラミック基板
US07/740,634 US5292574A (en) 1990-08-08 1991-08-05 Ceramic substrate having wiring of silver series
EP91307283A EP0470839B1 (en) 1990-08-08 1991-08-08 Ceramic substrate having wiring incorporating silver
DE69106978T DE69106978T2 (de) 1990-08-08 1991-08-08 Keramisches Substrat mit Silber enthaltender Verdrahtung.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2209484A JPH0719964B2 (ja) 1990-08-08 1990-08-08 銀系配線セラミック基板

Publications (2)

Publication Number Publication Date
JPH0492497A true JPH0492497A (ja) 1992-03-25
JPH0719964B2 JPH0719964B2 (ja) 1995-03-06

Family

ID=16573599

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2209484A Expired - Fee Related JPH0719964B2 (ja) 1990-08-08 1990-08-08 銀系配線セラミック基板

Country Status (4)

Country Link
US (1) US5292574A (ja)
EP (1) EP0470839B1 (ja)
JP (1) JPH0719964B2 (ja)
DE (1) DE69106978T2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016114119A1 (ja) * 2015-01-13 2017-04-27 日本特殊陶業株式会社 セラミック基板およびその製造方法
JP2020134396A (ja) * 2019-02-22 2020-08-31 日本特殊陶業株式会社 電気検査用基板

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4234205B2 (ja) * 1996-11-08 2009-03-04 ダブリュ．エル．ゴア アンド アソシエイツ，インコーポレイティド 電子アセンブリおよび電子物品内でのヴァイアのインダクタンスを低減する方法
JP3695893B2 (ja) * 1996-12-03 2005-09-14 沖電気工業株式会社 半導体装置とその製造方法および実装方法
JP3451868B2 (ja) * 1997-01-17 2003-09-29 株式会社デンソー セラミック積層基板の製造方法
JPH11171645A (ja) * 1997-12-09 1999-06-29 Hitachi Metals Ltd 電子部品
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
DE10023360A1 (de) * 2000-05-12 2001-11-29 Epcos Ag Kondensator und Verfahren zu dessen Herstellung
US20020175402A1 (en) * 2001-05-23 2002-11-28 Mccormack Mark Thomas Structure and method of embedding components in multi-layer substrates
DE102006033222B4 (de) * 2006-07-18 2014-04-30 Epcos Ag Modul mit flachem Aufbau und Verfahren zur Bestückung
US7875810B2 (en) * 2006-12-08 2011-01-25 Ngk Spark Plug Co., Ltd. Electronic component-inspection wiring board and method of manufacturing the same
US9642261B2 (en) * 2014-01-24 2017-05-02 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Composite electronic structure with partially exposed and protruding copper termination posts

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4221047A (en) * 1979-03-23 1980-09-09 International Business Machines Corporation Multilayered glass-ceramic substrate for mounting of semiconductor device
US4714687A (en) * 1986-10-27 1987-12-22 Corning Glass Works Glass-ceramics suitable for dielectric substrates
US4748136A (en) * 1986-10-30 1988-05-31 Olin Corporation Ceramic-glass-metal composite
US5024883A (en) * 1986-10-30 1991-06-18 Olin Corporation Electronic packaging of components incorporating a ceramic-glass-metal composite

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2016114119A1 (ja) * 2015-01-13 2017-04-27 日本特殊陶業株式会社 セラミック基板およびその製造方法
JPWO2016114118A1 (ja) * 2015-01-13 2017-04-27 日本特殊陶業株式会社 回路基板およびその製造方法
JPWO2016114121A1 (ja) * 2015-01-13 2017-04-27 日本特殊陶業株式会社 セラミック基板の製造方法、セラミック基板及び銀系導体材料
JP2020134396A (ja) * 2019-02-22 2020-08-31 日本特殊陶業株式会社 電気検査用基板

Also Published As

Publication number Publication date
DE69106978D1 (de) 1995-03-09
US5292574A (en) 1994-03-08
EP0470839B1 (en) 1995-01-25
DE69106978T2 (de) 1995-05-24
EP0470839A2 (en) 1992-02-12
JPH0719964B2 (ja) 1995-03-06
EP0470839A3 (en) 1993-05-26

Similar Documents

Publication Publication Date Title
KR930000881B1 (ko) 세라믹 다층 회로판 및 반도체 모듈
JPH0334162B2 (ja)
JP2002226259A (ja) セラミック電子部品の基体用組成物、セラミック電子部品および積層型セラミック電子部品の製造方法
JP3528037B2 (ja) ガラスセラミック基板の製造方法
JPH0492497A (ja) 銀系配線セラミック基板
CA2050095A1 (en) Dielectric composition containing cordierite and glass
EP0997941B1 (en) Conductive paste and ceramic printed circuit substrate using the same
US5250394A (en) Metallization method for microwave circuit
US4963187A (en) Metallizing paste for circuit board having low thermal expansion coefficient
JPH0447978B2 (ja)
JPH1116418A (ja) 銅メタライズ組成物及びそれを用いたガラスセラミック配線基板
JPH1153940A (ja) 銅メタライズ組成物及びそれを用いたガラスセラミック配線基板
JPH01206508A (ja) 窒化アルミニウム基板用導体ペースト
JP3934811B2 (ja) 高熱膨張ガラスセラミック焼結体およびその製造方法、配線基板ならびにその実装構造
JPH04328207A (ja) 導体組成物および配線基板
JP4632472B2 (ja) 銅導体組成物及びこれを用いた配線基板
JP3433260B2 (ja) メタライズ基板及びその製造方法
JPS60171781A (ja) 低誘電率多層基板の製造方法
JPH1112037A (ja) 低温焼成磁器組成物および低温焼成磁器
JPS58130590A (ja) セラミツク配線基板および該セラミツク配線基板を用いた厚膜ハイブリツドｉｃ
JP3341782B2 (ja) セラミックス基板およびその製造方法
JPH0451059B2 (ja)
JPH0143706B2 (ja)
JPH0793480B2 (ja) 多層ガラスセラミック基板とその製造方法
JPH04206552A (ja) ガラス―セラミック基体

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080306

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090306

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090306

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100306

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees