JPH0488538A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、主記憶領域からの命令またはデータに応じ
て命令またはデータを個別のキャッシュメモリに保持し
て管理する情報処理システムに関するものである。

［従来の技術］ 従来、この種の装置においては、命令とデータを個別の
キャッシュに格納するキャッシュメモリを備えて、ＣＰ
Ｕかプロセッサから出力される命令のフェッチがデータ
のフェッチかを示す信号に基づいて、使用するキャッシ
ュを選択していた。

また、この種の情報処理装置においては、ディスク装置
等の二次記憶装置と主記憶とのデータの転送は、プロセ
ッサに加えてダイレクトメモリアクセスコントローラ（
ＤＭＡＣ）を利用して、将来命令として使用するデータ
も、テキスト等のデータタイプのデータと同様に、デー
タタイプとして転送されるように構成されている。

［発明が解決しようとする課題］ しかしながら上記従来例では、オペレーティングシステ
ムがコンテキストスイッチング等によりプログラムをデ
ィスク等の二次記憶装置から主記憶内に読み込む時は、
プロセッサによって読み込む場合およびＤＭＡＣを利用
して転送する場合のどちらでも、データタイプとしてメ
モリに書き込むので、上記データキャッシュに書き込ま
れてしまう。同時に、命令キャッシュは明示的にその内
容をすべてクリアしなければならない。この結果、必要
なデータキャッシュの内容を失い、使用されないデータ
をデータキャッシュに書き込んでしまい、キャッシュの
ヒツト率を大幅に下げてしまうという問題点があった。

さらに、将来命令としてフェッチされるデータの転送を
示す手段を有し、命令キャッシュに書き込む処理を行う
データ処理装置においては、プロセッサもしくはＤＭＡ
Ｃのうち、どちらかが命令としてフェッチされるデータ
の転送を行っている最中は、命令キャッシュシステムが
選択されてしまい、残りの一方がデータタイプの転送を
行うことができなくなってしまう問題点があり、ＤＭＡ
Ｃを付加しても十分なデータ処理効率の向上が図れない
等の問題点があった。

この発明は、上記の問題点を解決するためになされたも
ので、プロセッサまたはＤＭＡＣからの主記憶領域のア
クセス時に、ローディングされるデータの種別を判定し
て、使用するキャッシュシステムを選択することにより
、プロセッサまたはＤＭＡＣから書き込みアクセスされ
たデータが将来命令となる場合に、インストラクション
キャッシュシステムから当該命令を高速にフェッチでき
る情報処理システムを得ることを目的とする。

［課題を解決するための手段］ この発明に係る情報処理システムは、アクセス対象とな
る情報の形式を指定する指定手段と、指定手段による指
定に基づいて、情報を転送すべきキャッシュメモリの種
別を選択する選択手段とを備える。

［作用］ この発明においては、将来命令として級う情報指定手段
により命令と指定し、命令と指定された情報は、選択手
段により、命令用キャッシュメモリに書き込まれる。

゛［実施例１ 第１図はこの発明の一実施例を示す情報処理システムの
概要を説明するブロック図であり、１０１はプロセッサ
であり、システム全体の制御を行う。１０２は書込み可
能な汎用外部レジスタ、１０３はアドレスバス、１０４
はコントロールバス、１０５はデータバス、１０６はプ
ログラムロードに関するＰＬ信号であって、キャッシュ
選択手段１０９に出力される。

キャッシュ選択手段１０９は、インストラクションキャ
ッシュとデータキャッシュの切り換えを行う。１０７は
前記プロセッサ１０１より出力されるアクセス種別信号
（ＦＣ）で、現在実行されているアクセスがデータに対
するアクセスか、命令のフェッチかを示す。１０８はキ
ャッシュ制御手段で、アクセスするメモリ空間によって
、キャッシュに対する書込み制御を行う。

１１０はインストラクションキャッシュシステムで、イ
ンストラクションタグ（ＩＴ）１１１と、インストラク
ションキャッシュ（ＩＣ）１１２から構成される。１１
３はインストラクションキャッシュ選択信号（Ｉ　Ｓ）
で、キャッシュ選択手段１０９よりインストラクション
キャッシュシステム１１０に出力される。１１４はデー
タキャッシュ選択信号（ＤＳ）で、キャッシュ選択手段
１０９よりデータキャッシュシステム１１７に出力され
る。１１７はデータキャッシュシステムで、データタグ
（ＤＴ）１１５およびデータキャッシュ（ＤＣ）１１６
とから構成される。１１８は主記憶領域、１１９は二次
記憶装置で、この実施例ではディスク装置で構成されて
いる。

１２０はインストラクションキャッシュシステム１１０
用のアドレスコンパレータで、インストラクションヒツ
ト信号（ＩＨ）１２１およびインストラクションリプレ
ース信号（ＩＲ）１２２を出力する。１２３は前記デー
タキャッシュシステム１１７用のアドレスコンパレータ
で、データヒツト信号（ＤＨ）１２４とデータリプレー
ス信号（ＤＲ）１２５を出力する。１２６は前記データ
キャッシュシステム１１７用のデータバスバッファで、
インストラクションキャッシュシステム１１０用のデー
タバスバッファである。１２７は前記インストラクショ
ンキャッシュシステム１１０用のインストラクションバ
ッファ（ＩＢ）である。

１２８は前記インストラクションキャッシュシステム１
１０月のインストラクションバリッドビット（ＩＶ）、
１２９は前記データキャッシュシステム１１７用のデー
タバリッドビット（ＤＶ）である。

第２図は、第１図に示したキャッシュ選択手段１０９の
構成を説明するブロック図であり、ＯＲ１はオアゲート
、ＡＮＤＩはアンドゲート、ＩＮＶｌ、ＩＮＶ２はイン
バータで、アンドゲートＡＮＤＩよりインストラクショ
ンキャッシュ選択信号（ＩＳ）１１３が出力され、オア
ゲートＯＲＩよりデータキャッシュ選択信号（ＤＳ）１
１４が出力される。

通常、プロセッサ１０１による主記憶領域１１８へのア
クセスには、実行する命令の読み込み、すなわち命令フ
ェッチとデータの書込みや読出しのデータアクセスの２
種類が存在する。また、ディスク装置１１９等のＩ１０
装置へのアクセスはそのデータを、キャッシュシステム
の中に書き込むことを禁じている。これは、キャッシュ
制御手段１０８によって行われる。

命令フェッチの場合、プロセッサ１０１がアクセス種別
信号（ＦＣ）１０７をｒＨＪレベルにして命令フェッチ
を行うことを示し、リード信号とアドレスを出力して命
令を読み込む。データアクセスの場合は、アクセス種別
信号（ＦＣ）１０７をＬレベルにし、リード信号を出力
してデータリードを、ライト信号を出力してデータライ
トを行う。通常の命令フェッチの場合は、プログラムの
ローディングを表わすＰＬ信号１０６はｒＨＪレベルで
ある。命令フェッチが始まると、アクセス種別信号（Ｆ
Ｃ）１０７がｒＨＪレベルとなり、第２図に示すキャッ
シュ選択手段１０９によってインストラクションキャッ
シュ選択信号（ＩＳ）１１３が出力されると、アドレス
の上位部分（インデックス）によってインストラクショ
ンタグ（ＩＴ）１１１から１つのエントリーが選ばれ、
その中に格納されているアドレスの下位部分（タグ）が
インストラクションコンンバレータ（ＩＣＯＭ）、１２
０に出力される。インストラクションコンンバレータ（
ＩＣＯＭ）１２０には同時にプロセッサ１０１から出力
されたアドレスのタグ部分が入力され比較され、インス
トラクションタグ（ＩＴ）１１１からのタグとアドレス
のタグ部分が一致すると、インストラクションバリッド
ビット（、ＩＶ）１２８がセットされていると、キャツ
シュヒツト状態となり、インストラクションヒツト信号
（ＩＨ）１２１から出力されたデータがインストラクシ
ョンバッファ（ＩＢ）１２７を経由してデータバス１０
５に出力され、プロセッサ１０１はこのデータを読み込
み命令フェッチを終了する。上記インストラクションタ
グ（ＩＴ）１１１内のタグの内容とプロセッサ１０１か
らのタグが一致しないか、またはインストラクションバ
リッドビット（ＩＶ）１２Ｂがセットされていないとき
はキャッシュミス状態となり、インストラクションリプ
レース信号（ＩＲ）１２２が出力され、引き続きプロセ
ッサ１０１は主記憶領域１１８にアクセスする。必要な
命令は主記憶領域１１８から読出されると同時に、上記
インストラクションタグ（ＩＴ）１１１にタグが、イン
ストラクションキャッシュ（ＩＣ）１１２にその時のデ
ータバス１０５の内容が書き込まれる。そして、次に、
このアドレスの命令フェッチを行うと、キャツシュヒツ
トとなり、キャッシュメモリよりデータがフェッチされ
る。

データの読み込みの場合は、アクセス種別信号（ＦＣ）
１０７がｒＬＪレベルであるから、第２図に示したキャ
ッシュ選択手段１０９により、データキャッシュ選択信
号（ＤＳ）１１４がｒＬＪレベルとして出力され、デー
タキャッシュシステム１１７が選択され、その後は命令
のフェッチと同様にキャツシュヒツトの場合はキャッシ
ュシステムより、読み込みが行われ、ミスの場合は主記
憶から読み込むと同時にキャッシュに書き込みが行われ
る。

プロセッサ１０１から主記憶領域１１８に対する書き込
みの場合は、命令としては存在しない、よって書き込み
の場合に、インストラクションキャッシュシステム１１
０が選択されることはない。データタイプのデータがプ
ロセッサ１０１より書き込まれる場合、そのデータをキ
ャッシュに書き込みかどうかには、いくつかのアルゴリ
ズムが存在するが、この実施例ではキャッシュに書き込
みが許されている領域に、書き込みが行われた場合には
、新しいエントリを生成し、キャッシュにも書き込むア
ルゴリズムを採用している。プロセッサ１０１より主記
憶領域１１８に対し書き込みが発生すると、キャッシュ
制御手段１０８によりデータタグ（ＤＴ）１１５が書き
込み可能状態となる。さらに、データバリッドビット（
ＤＶ）１２９をセットして書き込み可能状態となってプ
ロセッサ１０１よりアドレスが出力されると、データタ
グ（ＤＴ）１１５のインデックス部により選択された部
分に、タグが書き込まれ、データバリッドビット（ＤＶ
）１２９のインデックスにより選択された部分がセット
される。さらに、プロセッサより書き込むデータが出力
されると、データキャッシュ（ＤＣ）１１６のインデッ
クスによって選択された部分に書き込まれるとともに、
主記憶領域１１８に書き込まれる。

［データのローディング］ 次に、データのローディングについて説明する。

装置の電源を投入した時や、プログラム実行に必要なデ
ータが主記憶領域１１８上に存在しない場合にディスク
装置１１９よりデータのローディングが行われる。この
場合、主記憶領域１１８にデータが書き込まれると、同
時に上記と同様にキャッシュにも書き込まれる。その後
、プロセッサ１０１がそのデータを必要とした時には、
キャツシュヒツト状態となり、キャッシュからデータが
読み出される。

［プログラムのローディング］ 電源投入時や仮想記憶をサポートしたオペレーティング
システムにおいては、ページフォルト等によりプログラ
ムをディスク装置１１９がら主記憶領域１１８に読み込
むことが起こる。この場合、読み込む時は、プログラム
コードをデータタイプとして取り扱う。その後、インス
トラクションとして、プロセッサ１０１によって参照さ
れる。

以下、第３図に示すフローチャートを参照しながらプロ
グラムローディング処理について説明する。

第３図はこの発明に係る情報処理システムにおけるプロ
グラムローディング処理手順の一例を説明するフローチ
ャートである。なお、（１）〜（７）は各ステップを示
す。

オペレーティングシステムのページフォルト等によって
プログラムのローディングの必要性が生じると、オペレ
ーティングシステムは、ディスク装置１１９から主記憶
領域１１８１こデータを転送するのに必要なパラメータ
をプロセッサ１０１の内部レジスタに読み込む（１）　
　　これは次のステップでどのようなアクセスに対して
も強制的にインストラクションキャッシュシステム１１
０を選択させるように設定してしまうので、その後デー
タタイプのアクセスが主記憶領域１１８に対して行われ
ないようにするためである。次に、ソフトウェアによる
書込みの可能な汎用外部レジスタ１０２（７）ＰＬ信号
（ＰＬビット）１０６をｒＬＪレベルにする（２）。こ
れにより、第２図に示したキャッシュ選択手段７０９に
より、以後どのようなタイプのアクセスに対してもイン
ストラクションキャッシュシステム１１０が選択される
。

次に、内部レジスタに読み込んでおいたパラメータを使
ってディスク装置１１９よりローディングするデータを
ｃＰＵのレジスタに読み込む（３）。次いで、そのデー
タを主記憶領域１１８上の特定のアドレスに書き込む（
４）。次いで、上記パラメータのうち、転送バイト数を
カウントするパラメータを「１」ディクリメントする（
５）。次に、転送パラメータが「ｏ」になったが、すな
わちデータ転送が終了したがどうかを判断しく６）Ｎｏ
ならばステップ（３）　に戻り、ＹＥＳならば汎用外部
レジスタ１０２のＰＬ信号１０６を「１」にセットして
（７）、処理を終了する。

これにより、仮想記憶システムにおけるページフォルト
等によって、将来プログラムとしてフェッチされるコー
ドをディスク装置１１９がらローディングする場合に、
データタイプのアクセスであるにも関わらず、データキ
ャッシュシステム１１７に対しては書き込みアクセスが
禁止され、インストラクションキャッシュシステム１１
０に対して命令となるデータを書き込むことが可能とな
る。

なお、上記実施例では二次記憶装置としてディスク装置
１１９より将来命令としてフェッチされるデータをロー
ディングする処理について説明したが、ディスク装置１
１９ではなくネットワーク制御装置、例えば第４図に示
すようにネットワーク制御装置４１９とネットワーク装
置となるイーサネット装置４２０で構成し、第５図に示
すフローチャートに示す手順を実行することにより、デ
ータ転送デバイスをディスク装置１１９以外のデバイス
で構成することができる。

第４図はこの発明の他の実施例を示す情報処理システム
の概要を説明するブロック図であり、第１図と同一のも
のには同じ符号を付しである。

図において、４１９はネットワーク制御装置、４２０は
イーサネット装置である。

第５図はこの発明に係る情報処理システムにおける他の
プログラムローディング処理手順の一例を説明するフロ
ーチャートである。なお、は）〜（９）は各ステップを
示す。

プロセッサ１０１のイーサネット装置４２０に接続され
た転送要求先のネットワークアドレスをネットワーク制
御装置４１９に設定する（１）。次に、転送先のマシン
のメモリアドレスを設定する（２）。次に転送するバイ
ト数を設定する（３）。次に汎用外部レジスタ１０２の
ＰＬ信号１０６を「０」とする（４）。次いで、データ
をネットワーク制御装置４１９より読み込む（５）。次
に、当該データを主記憶領域４１８に書き込む（６）。

次に転送カウントパラメータを「１」ディクリメントす
る（７）。次いで、データ転送が終了したかどうかを判
断しく８）、ＮＯならばステップ（５）に戻り、ＹＥＳ
ならば汎用外部レジスタ１０２のＰＬ信号１０６を「１
」に戻して（９）、処理を終了する。なお、上記処理に
おいて使用されるパラメータは上記実施例同様にＣＰＵ
のレジスタ内に格納される。

これにより、転送元のデバイスに依存せずにこの発明を
適用することができる。

［発明の効果］ 以上説明したように、この発明はアクセス対象となる情
報の形式を指定する指定手段と、指定手段による指定に
基づいて、情報を転送すべきキャッシュメモリの種別を
選択する選択手段とを備えたので、将来命令となるデー
タを命令としてフェッチする際に、主記憶領域にアクセ
スすることなく、キャッシュシステムから所望の命令を
フェッチして高速にデータ処理を可能とする。

また、将来命令フェッチに使用されるデータを、ディス
ク装置等からローディングする場合には必要とされてい
たインストラクションキャッシュシステムの内容のクリ
アが不要となり、データキャッシュシステムの内容も書
き換えられずに済み、キャッシュシステムの命令、デー
タヒツト率を効率に維持できる。従って、高速アクセス
処理を容易に可能となる優れた効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す情報処理システムの
概要を説明するブロック図、第２図は、第１図に示した
キャッシュ選択手段の構成を説明するブロック図、第３
図はこの発明に係る情報処理システムにおけるプログラ
ムローディング処理手順の一例を説明するフローチャー
ト、第４図はこの発明の他の実施例を示す情報処理シス
テムの概要を説明するブロック図、第５図はこの発明に
係る情報処理システムにおける他のプログラムローディ
ング処理手順の一例を説明するフローチャートである。 図中、１０１はプロセッサ、１０２は汎用外部レジスタ
、１０３はアドレスバス、１０４はコントロールバス、
１０５はデータバス、１０６はＰＬ信号、１０７はアク
セス種別信号（ＦＣ）１０８はキャッシュ制御手段、１
０９はキャッシュ選択手段、１１０はインクトラクショ
ンキャッシュシステム、１１７はデータキャッシュシス
テム、 ８は主記憶領域、 ９はディスク装置 である。 第 図 ！１Ｉ３ 図 弗 図

Claims (1)

【特許請求の範囲】
1. 　プロセッサとメモリを有し、データ用キャッシュメモ
   リと命令用キャッシュメモリとを備えた情報処理システ
   ムであって、アクセス対象となる情報の形式を指定する
   指定手段と、前記指定手段による指定に基づいて、前記
   情報を転送すべきキャッシュメモリの種別を選択する選
   択手段とを有することを特徴とする情報処理システム。