JPH0483416A - 半導体制御装置 - Google Patents
半導体制御装置Info
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- JPH0483416A JPH0483416A JP2200708A JP20070890A JPH0483416A JP H0483416 A JPH0483416 A JP H0483416A JP 2200708 A JP2200708 A JP 2200708A JP 20070890 A JP20070890 A JP 20070890A JP H0483416 A JPH0483416 A JP H0483416A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
- H03K17/127—Modifications for increasing the maximum permissible switched current in composite switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/165—Modifications for eliminating interference voltages or currents in field-effect transistor switches by feedback from the output circuit to the control circuit
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/168—Modifications for eliminating interference voltages or currents in composite switches
Landscapes
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- Electronic Switches (AREA)
- Power Conversion In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばトランジスタなどを利用した半導体
制御装置に関するものである。
制御装置に関するものである。
第３図は、従来の半導体制御装置を示す回路図である０
図において、（１）は半導体制御素子である絶縁ゲート
形バイポーラトランジスタ（Ｉｎｓｕ ｆａｔｅｄＧａ
ｔｅ Ｂｉｐｌｏｒ Ｔｒａｎｓｉｓｔｏｒ） （以下
、ＩＧＢＴという）であり、一対の主回路電極であるコ
レクタＣ、エミッタＥを備え、基準電位側であるエミッ
タＥ側には端子ｅが設けられるとともに、コレクタＣ、
エミッタＥと絶縁された制御電′ＩＩｉ！ｇを有してい
る。
図において、（１）は半導体制御素子である絶縁ゲート
形バイポーラトランジスタ（Ｉｎｓｕ ｆａｔｅｄＧａ
ｔｅ Ｂｉｐｌｏｒ Ｔｒａｎｓｉｓｔｏｒ） （以下
、ＩＧＢＴという）であり、一対の主回路電極であるコ
レクタＣ、エミッタＥを備え、基準電位側であるエミッ
タＥ側には端子ｅが設けられるとともに、コレクタＣ、
エミッタＥと絶縁された制御電′ＩＩｉ！ｇを有してい
る。
■は電源側母線、Ｂ）は負荷側母線、（イ）は左側接続
導体、（句は模擬的に表わした左側接続導体（２）のイ
ンダクタンス、（６）は右側接続導体、（７）は模擬的
に表わした右側接続導体（６）のインダクタンスであり
、左右２個のＩＧＢＴ（１１はコレクタＣが電源側母線
■に接続され、エミッタＥが左側接続導体（社）、右側
接続導体（６）により負荷側母線Ｇ）に接続されている
。
導体、（句は模擬的に表わした左側接続導体（２）のイ
ンダクタンス、（６）は右側接続導体、（７）は模擬的
に表わした右側接続導体（６）のインダクタンスであり
、左右２個のＩＧＢＴ（１１はコレクタＣが電源側母線
■に接続され、エミッタＥが左側接続導体（社）、右側
接続導体（６）により負荷側母線Ｇ）に接続されている
。
（１０）は制御電源であり、２個のＩＧＢＴに共通に設
けられ、図示の極性に接続された二つの開用電源（１１
）、開用電源（１２）を内蔵し、開用電源（１１）の負
極側及び開用電源（１２）の正極側が端子（１３）に接
続され、閉用電源（１１）の正極側及び開用電源（１２
）の負極側は図示していないスイッチ回路を介して端子
（１４）に接続されている。
けられ、図示の極性に接続された二つの開用電源（１１
）、開用電源（１２）を内蔵し、開用電源（１１）の負
極側及び開用電源（１２）の正極側が端子（１３）に接
続され、閉用電源（１１）の正極側及び開用電源（１２
）の負極側は図示していないスイッチ回路を介して端子
（１４）に接続されている。
（１５）、（１７）、（１８）、（２０）は接続線であ
り、制御電源（１０）の端子（１３）、（１４）と左右
のＩ Ｇ Ｂ Ｔ’ （１１の端子ｅ、制御電極ｇとを
図示の如く夫々接続し７ている。なお、（１６）は接続
ｎ （１５）のインダクタンスを、（１９）は接続線（
１８）のインダクタンスを模擬的に表わしたＬｔ：ａで
ある。
り、制御電源（１０）の端子（１３）、（１４）と左右
のＩ Ｇ Ｂ Ｔ’ （１１の端子ｅ、制御電極ｇとを
図示の如く夫々接続し７ている。なお、（１６）は接続
ｎ （１５）のインダクタンスを、（１９）は接続線（
１８）のインダクタンスを模擬的に表わしたＬｔ：ａで
ある。
次に動作し゛、ついて説明する。図示していないスイッ
チ回路を７し、ろことによつ開用電源（１１）の電圧を
端子Ｃ側を負、制御電極ｇ側を正となるように印加する
こ２を二。ｌ：すＦ’Ｊｊ ｊＪｌｌｌされた電圧に応
じてＩＧＢＴ（ｉｌのコ１．・フタＣ、エミッタＥ間が
導通し負荷電流が電源側母線’（２）／）ら負荷側母線
Ｇ）へ流れる１、また、所定の開用電源（１２）の電圧
を端子ｅ側を正、制御電極ｇ側を負となるように印加ず
ればコレクタＣ、エミッタＥ間の導通が阻止され電源側
母線口）から負荷側イＪ線Ｂ）へ流れる電流が遮断され
る。
チ回路を７し、ろことによつ開用電源（１１）の電圧を
端子Ｃ側を負、制御電極ｇ側を正となるように印加する
こ２を二。ｌ：すＦ’Ｊｊ ｊＪｌｌｌされた電圧に応
じてＩＧＢＴ（ｉｌのコ１．・フタＣ、エミッタＥ間が
導通し負荷電流が電源側母線’（２）／）ら負荷側母線
Ｇ）へ流れる１、また、所定の開用電源（１２）の電圧
を端子ｅ側を正、制御電極ｇ側を負となるように印加ず
ればコレクタＣ、エミッタＥ間の導通が阻止され電源側
母線口）から負荷側イＪ線Ｂ）へ流れる電流が遮断され
る。
一般に半導体制御素子は、その制御電極に開閉信号が与
えられてから主回路電極間が開閉するまでの時間（ター
ンオン、ターンオフ時間）にばらつきがあり、また半導
体制御素子同士を接続する接続導体等はインダクタンス
を有している。
えられてから主回路電極間が開閉するまでの時間（ター
ンオン、ターンオフ時間）にばらつきがあり、また半導
体制御素子同士を接続する接続導体等はインダクタンス
を有している。
今、制御電５源（１ｏ）からの電圧信号によ−、て左右
両方のＮ Ｇ Ｂ Ｔ （１１が開となり各Ｉ Ｇ １
３ Ｔｉ１ｌのコレクタＣからエミッタＥへ流れていた
電流を遮断する場合を考える。仮に左方のｉＧＢ”ｌ’
（１）のターンオフ時間が右方のＩ Ｇ Ｆ３ Ｔ ｆ
ｌ）の６゛・−ンオフ時間よりも短いとづれは“左方の
ｉ ｃ３ Ｂ Ｔ（１１を流れる電流が先に減衰するの
で、左方のＩ Ｇ Ｂ Ｔ ｆｌ、ｌの特性に依存する
電流の変化率と左側接続導体（４）のインダクタンス（
５１の積に比例した電圧がインダクタンス（（５）の両
端に図のような極性に、すなわち負荷ｆｌ ｉ 線（３
） ％ カ正、Ｉ Ｇ Ｂ Ｔ（１ｉ（７３ｒ−ミツ９
Ｅ側カ負となる極性に発生する。この発生電圧はイン
ダクタンスローインダクタンス（１９）−インダクタン
ス（１６）で構成された直列回路上で夫々のインダクタ
ンスに応じて図において○で囲んで示した極性に分圧さ
れる。この結果左方あるいは右方のＩＧＢＴ（１）の制
御電極ｇには制御電源（１０）から印加される電圧以上
若しくは以下の電圧が印加される。
両方のＮ Ｇ Ｂ Ｔ （１１が開となり各Ｉ Ｇ １
３ Ｔｉ１ｌのコレクタＣからエミッタＥへ流れていた
電流を遮断する場合を考える。仮に左方のｉＧＢ”ｌ’
（１）のターンオフ時間が右方のＩ Ｇ Ｆ３ Ｔ ｆ
ｌ）の６゛・−ンオフ時間よりも短いとづれは“左方の
ｉ ｃ３ Ｂ Ｔ（１１を流れる電流が先に減衰するの
で、左方のＩ Ｇ Ｂ Ｔ ｆｌ、ｌの特性に依存する
電流の変化率と左側接続導体（４）のインダクタンス（
５１の積に比例した電圧がインダクタンス（（５）の両
端に図のような極性に、すなわち負荷ｆｌ ｉ 線（３
） ％ カ正、Ｉ Ｇ Ｂ Ｔ（１ｉ（７３ｒ−ミツ９
Ｅ側カ負となる極性に発生する。この発生電圧はイン
ダクタンスローインダクタンス（１９）−インダクタン
ス（１６）で構成された直列回路上で夫々のインダクタ
ンスに応じて図において○で囲んで示した極性に分圧さ
れる。この結果左方あるいは右方のＩＧＢＴ（１）の制
御電極ｇには制御電源（１０）から印加される電圧以上
若しくは以下の電圧が印加される。
従来の半導体制御装置は以上のように構成されているの
で、開閉時等の制御時にインダクタンス（５）、インダ
クタンス（７）により誘起される電圧が、制御電源（１
０）とＩＧＢＴ（１）の端子ｅとの間に存在するインダ
クタンス（１６）、インダクタンス（１９）に印加され
る結果、制御電源（１０）から与えられる電圧よりも高
い電圧若しくは低い電圧がＩＧＢＴの制御電極ｇに印加
されることになり、ＩＧＢＴの誤動作や場合によっては
ＩＧＢＴの許容電圧以上の電圧が印加されてＩＧＢＴが
破壊することがあった。
で、開閉時等の制御時にインダクタンス（５）、インダ
クタンス（７）により誘起される電圧が、制御電源（１
０）とＩＧＢＴ（１）の端子ｅとの間に存在するインダ
クタンス（１６）、インダクタンス（１９）に印加され
る結果、制御電源（１０）から与えられる電圧よりも高
い電圧若しくは低い電圧がＩＧＢＴの制御電極ｇに印加
されることになり、ＩＧＢＴの誤動作や場合によっては
ＩＧＢＴの許容電圧以上の電圧が印加されてＩＧＢＴが
破壊することがあった。
この発明は上記のような問題点を解消するためになされ
たもので、主回路電極の一方が共通に接続された複数の
半導体制御素子を共通の制御電源により安定に制御でき
る信頼性の高い半導体制御装置を得ることを目的とする
。
たもので、主回路電極の一方が共通に接続された複数の
半導体制御素子を共通の制御電源により安定に制御でき
る信頼性の高い半導体制御装置を得ることを目的とする
。
この発明に係る半導体制御装置は、第１の巻線及びこの
第１の巻線と同極性にされた第２の巻線を有する変成器
設け、第１の巻線を制御電源と半導体制御素子の主回路
電極の一方との間に挿入し、第２の巻線を制御電源と半
導体制御素子の制御電極との間に挿入したものである。
第１の巻線と同極性にされた第２の巻線を有する変成器
設け、第１の巻線を制御電源と半導体制御素子の主回路
電極の一方との間に挿入し、第２の巻線を制御電源と半
導体制御素子の制御電極との間に挿入したものである。
この発明における変成器は、半導体制御素子の制御時に
半導体制御素子の主回路電極の一方側に発生する電圧を
第１の巻線により受は持たせるとともに第２の巻線によ
り制御電源とＩＧＢＴの制御電極との間に上記電圧と同
極性の電圧を発生させて主回８電極の一方側に発生する
電圧を打ち消して制御電極に異常な電圧が印加されない
ようにする。
半導体制御素子の主回路電極の一方側に発生する電圧を
第１の巻線により受は持たせるとともに第２の巻線によ
り制御電源とＩＧＢＴの制御電極との間に上記電圧と同
極性の電圧を発生させて主回８電極の一方側に発生する
電圧を打ち消して制御電極に異常な電圧が印加されない
ようにする。
第１図はこの発明の一実施例を示す回路図であリ、制御
電源（１０）と各ＩＧＢＴ（１）との間に変成器（３１
）、（３５）を設けたものである。変成器（３１）は第
１の巻線（３２）、第２の巻線（３３）が鉄心（３４）
に図示のように同極性に同一巻数巻回されてなり、第１
の巻線（３２）はＭｗｔｌ（１０）のｊｌ（１３）と左
方（７）ＩＧＢＴ（１）の端子ｅとの間に挿入され、第
２の巻線（３３）は制ａｔ源（１０）の端子（１４）と
左方のＩＧＢＴ（１１の制御電極ｇとの間に挿入されて
いる。変成器（３５）についても変成器（３１）と同様
であり、第１の巻線（３６）と第２の巻線（３７）とは
同極性に同一巻数鉄心（３８）に巻回され、制御電源（
１０）と右方のＩＧＢＴ［１）との間に図示のような極
性に接続されている。その他の構成については第３図の
従来例と同様であるので相当するものに同一符号を付し
て説明を省略する。
電源（１０）と各ＩＧＢＴ（１）との間に変成器（３１
）、（３５）を設けたものである。変成器（３１）は第
１の巻線（３２）、第２の巻線（３３）が鉄心（３４）
に図示のように同極性に同一巻数巻回されてなり、第１
の巻線（３２）はＭｗｔｌ（１０）のｊｌ（１３）と左
方（７）ＩＧＢＴ（１）の端子ｅとの間に挿入され、第
２の巻線（３３）は制ａｔ源（１０）の端子（１４）と
左方のＩＧＢＴ（１１の制御電極ｇとの間に挿入されて
いる。変成器（３５）についても変成器（３１）と同様
であり、第１の巻線（３６）と第２の巻線（３７）とは
同極性に同一巻数鉄心（３８）に巻回され、制御電源（
１０）と右方のＩＧＢＴ［１）との間に図示のような極
性に接続されている。その他の構成については第３図の
従来例と同様であるので相当するものに同一符号を付し
て説明を省略する。
次に動作について説明する。今、第３図の従来例と同様
制御電源（１０）からの信号によって左右両方のＩＧＢ
Ｔ（１１が導通状態から非導通状態になり各ＩＧＢＴ（
１）の主回ｌ＠を極をコレクタＣからエミッタＥへ流れ
ていた電流を遮断する場合を考える０例えば、左方のＩ
ＧＢＴ（１１のターンオフ時間が右方のＩＧＢＴ（１１
のターンオフ時間よりも短い場合は左方のＩＧＢＴ（１
）を流れる電流が先に減衰する。このときにインダクタ
ンス（５１に誘起される電圧は第３図の従来例と同様第
１図に示されるように左方のＩＧＢＴ（１１の側が負、
負荷（ｌＩ！ｌ母線（３）側が正の極性となり、この発
生電圧は右側接続導体（６）、接続ｍ１（１８）、接続
線（１５）及び変成器（３５）、変成器（３１）で構成
された直列回路上でインダクタンス（７）、インダクタ
ンス（１９）、変成器（３５）の第１の巻線（３６）、
変成器（３１）の第１の巻線（３２）、インダクタンス
（１６）のインピーダンス比で分圧される。
制御電源（１０）からの信号によって左右両方のＩＧＢ
Ｔ（１１が導通状態から非導通状態になり各ＩＧＢＴ（
１）の主回ｌ＠を極をコレクタＣからエミッタＥへ流れ
ていた電流を遮断する場合を考える０例えば、左方のＩ
ＧＢＴ（１１のターンオフ時間が右方のＩＧＢＴ（１１
のターンオフ時間よりも短い場合は左方のＩＧＢＴ（１
）を流れる電流が先に減衰する。このときにインダクタ
ンス（５１に誘起される電圧は第３図の従来例と同様第
１図に示されるように左方のＩＧＢＴ（１１の側が負、
負荷（ｌＩ！ｌ母線（３）側が正の極性となり、この発
生電圧は右側接続導体（６）、接続ｍ１（１８）、接続
線（１５）及び変成器（３５）、変成器（３１）で構成
された直列回路上でインダクタンス（７）、インダクタ
ンス（１９）、変成器（３５）の第１の巻線（３６）、
変成器（３１）の第１の巻線（３２）、インダクタンス
（１６）のインピーダンス比で分圧される。
変成器（３１）、変成器（３５）の励磁インピーダンス
をインダクタンス（１６）、インダクタンス（１９）の
インピーダンスより充分大きい値に選ぶことによりイン
ダクタンス［５］に誘起される電圧の殆んどを変成器（
３１）の第１の巻線（３２） 、変成器（３５）の第１
の巻線（３６）が受は持ち、この各第１の巻線（３２）
、（３６）に印加された電圧と同極性で同一の電圧が各
第２の巻線（３３）、（３７）に誘起される。この結果
、ＩＧＢＴ（１１のエミッタＥと制御電極ｇとの間に印
加される電圧は変成器（３１）の第１の巻線（３２）と
第２の巻線（３３）及び変成器（３５）の第１の巻！！
＜３６）と第２の巻線（３７）とによって互に打ち消さ
れる。そして、制御電源（１０）から見た変成器（３１
）、変成器（３５）のインピーダンスは零となるため、
各ＩＧＢＴｔｌ＋の制御電極ｇ、端子０間に印加する信
号の妨げにはならず所期の信号を制御電極ｇ、端子０間
に与えることができる。
をインダクタンス（１６）、インダクタンス（１９）の
インピーダンスより充分大きい値に選ぶことによりイン
ダクタンス［５］に誘起される電圧の殆んどを変成器（
３１）の第１の巻線（３２） 、変成器（３５）の第１
の巻線（３６）が受は持ち、この各第１の巻線（３２）
、（３６）に印加された電圧と同極性で同一の電圧が各
第２の巻線（３３）、（３７）に誘起される。この結果
、ＩＧＢＴ（１１のエミッタＥと制御電極ｇとの間に印
加される電圧は変成器（３１）の第１の巻線（３２）と
第２の巻線（３３）及び変成器（３５）の第１の巻！！
＜３６）と第２の巻線（３７）とによって互に打ち消さ
れる。そして、制御電源（１０）から見た変成器（３１
）、変成器（３５）のインピーダンスは零となるため、
各ＩＧＢＴｔｌ＋の制御電極ｇ、端子０間に印加する信
号の妨げにはならず所期の信号を制御電極ｇ、端子０間
に与えることができる。
第２図はこの発明の他の実施例を示すもので、ＩＧＢＴ
（１１の電源側、すなわちコレクタＣ側が別々の電源側
母！！（４１）、（４２）に接続され、左及び右のＩＧ
ＢＴ（１）は制御電源（１ｏ）により別々のタイミング
で制御される例である。この場合には制御電源（１０）
により左右のＩＧＢＴ（１）を別々に制御できるように
、制御電源（１０）には端子（１３）、端子（１４）と
は別に端子（４３）、（４４）を設けて開用電源（１１
）、開用電源（１２）を図のように接続して、図示しな
いスイッチ回路を閉じることにより開用電源（１１）又
は開用電源（１２）の電圧をＩ ＧＢＴ（１）の制御電
極ｇ、端子０間に印加できるようにしている。なお、コ
ンデンサ（４５）、コンデンサ（４６）は各ＩＧＢＴ（
１）の制御電極ｇ、端子０間に設けられたサージ吸収用
のコンデンサである。
（１１の電源側、すなわちコレクタＣ側が別々の電源側
母！！（４１）、（４２）に接続され、左及び右のＩＧ
ＢＴ（１）は制御電源（１ｏ）により別々のタイミング
で制御される例である。この場合には制御電源（１０）
により左右のＩＧＢＴ（１）を別々に制御できるように
、制御電源（１０）には端子（１３）、端子（１４）と
は別に端子（４３）、（４４）を設けて開用電源（１１
）、開用電源（１２）を図のように接続して、図示しな
いスイッチ回路を閉じることにより開用電源（１１）又
は開用電源（１２）の電圧をＩ ＧＢＴ（１）の制御電
極ｇ、端子０間に印加できるようにしている。なお、コ
ンデンサ（４５）、コンデンサ（４６）は各ＩＧＢＴ（
１）の制御電極ｇ、端子０間に設けられたサージ吸収用
のコンデンサである。
以上のように構成された第２図の半導体制御装置におい
ては、左右のＩＧＢＴ（１１は独立して制御可能となっ
ているが、各ＩＧＢＴ（１）が開閉されるときにインダ
クタンス（５１又はインダクタンス口に発生する電圧に
ついては変成器（３１）、変成器（３５）により補償さ
れるので、第１図の実施例と同様に制御電極ｇ、端子０
間には現われない。
ては、左右のＩＧＢＴ（１１は独立して制御可能となっ
ているが、各ＩＧＢＴ（１）が開閉されるときにインダ
クタンス（５１又はインダクタンス口に発生する電圧に
ついては変成器（３１）、変成器（３５）により補償さ
れるので、第１図の実施例と同様に制御電極ｇ、端子０
間には現われない。
なお、上記各実施例において、制御電源（１０）と各Ｉ
ＧＢＴ＋１１の制御電極ｇとの間に変成器（３１）、変
成器（３５）を単独で挿入するものを示したが、変成器
（３１）、変成器（３５）の他に直列に他のインピーダ
ンス要素が挿入されている場合であっても同様の効果を
奏するし、変成器（３１）、変成器（３５）の第１及び
第２の巻線の巻数比は必ずしも１：１でなくとも良い。
ＧＢＴ＋１１の制御電極ｇとの間に変成器（３１）、変
成器（３５）を単独で挿入するものを示したが、変成器
（３１）、変成器（３５）の他に直列に他のインピーダ
ンス要素が挿入されている場合であっても同様の効果を
奏するし、変成器（３１）、変成器（３５）の第１及び
第２の巻線の巻数比は必ずしも１：１でなくとも良い。
また、上記各実施例では、半導体制御素子はＩＧ Ｂ
Ｔ （１）である場合について示したが、ＭＯＳＦＥＴ
のような絶縁ゲート形電界効果トランジスタなど■ＧＢ
Ｔ（１）と同様の電圧駆動形の半導体制御素子の場合で
も、またバイポーラトランジスタのような電流駆動形の
半導体制御素子、あるいはサイリスタやゲートターンオ
フサイリスタ（ＧＴ○）のような半導体制御素子であっ
ても同様の効果を奏するのは言うまでもない。
Ｔ （１）である場合について示したが、ＭＯＳＦＥＴ
のような絶縁ゲート形電界効果トランジスタなど■ＧＢ
Ｔ（１）と同様の電圧駆動形の半導体制御素子の場合で
も、またバイポーラトランジスタのような電流駆動形の
半導体制御素子、あるいはサイリスタやゲートターンオ
フサイリスタ（ＧＴ○）のような半導体制御素子であっ
ても同様の効果を奏するのは言うまでもない。
〔発明の効果〕
以上のように、この発明によれば半導体制御素子と制御
電源との間に変成器を設けて半導体制御素子の制御時に
発生する電圧を打ち消して半導体制御素子の制御電極に
異常な電圧が印加されないようにしたので、半導体制御
素子が誤動作しなり絶縁破壊したりすることがなく、信
頼性の高い半導体制御装置が得られる。
電源との間に変成器を設けて半導体制御素子の制御時に
発生する電圧を打ち消して半導体制御素子の制御電極に
異常な電圧が印加されないようにしたので、半導体制御
素子が誤動作しなり絶縁破壊したりすることがなく、信
頼性の高い半導体制御装置が得られる。
第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の他の実施例を示す回路図、第３図は従来の半導
体制御装置を示す回路図である。 図において、（１）はＩ ＧＢＴ、（４１は左側接続導
体、（６）は右側接続導体、（５１，（７１、（１６）
、（１９）はインダクタンス、（１０）は制御電源、（
３１）（３５）は変成器、（３２）、（３６）は第１の
巻線、（３３）、（３７）は第２の巻線である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 弁理士 大 岩 増 雄第３図 第２図
の発明の他の実施例を示す回路図、第３図は従来の半導
体制御装置を示す回路図である。 図において、（１）はＩ ＧＢＴ、（４１は左側接続導
体、（６）は右側接続導体、（５１，（７１、（１６）
、（１９）はインダクタンス、（１０）は制御電源、（
３１）（３５）は変成器、（３２）、（３６）は第１の
巻線、（３３）、（３７）は第２の巻線である。 なお、各図中同一符号は同一または相当部分を示す。 代 理 人 弁理士 大 岩 増 雄第３図 第２図
Claims (1)
- 制御電極を有する複数の半導体制御素子の一対の主回路
電極の一方が共通に接続されるとともに上記制御電極が
共通の制御電源により制御されて上記主回路電極間の導
通の制御が行なわれる半導体制御装置において、第１の
巻線及びこの第１の巻線と同極性にされた第２の巻線を
有する変成器を設け上記第１の巻線を上記制御電源と上
記主回路電極の一方との間に挿入するとともに上記第２
の巻線を上記制御電源と上記制御電極との間に挿入した
ことを特徴とする半導体制御装置。
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|---|---|---|---|
| JP2200708A JP2855816B2 (ja) | 1990-07-25 | 1990-07-25 | 半導体制御装置 |
| US07/735,253 US5166541A (en) | 1990-07-25 | 1991-07-24 | Switching apparatus with transient voltage cancellation |
| CA002047771A CA2047771C (en) | 1990-07-25 | 1991-07-24 | Semiconductor control apparatus |
| DE4124747A DE4124747A1 (de) | 1990-07-25 | 1991-07-25 | Halbleiter-steuerungsvorrichtung |
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|---|---|---|---|
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| US3297911A (en) * | 1964-04-14 | 1967-01-10 | Tung Sol Electric Inc | Capacitive discharge ignition circuit using a gate controlled semiconductor switch |
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-
1990
- 1990-07-25 JP JP2200708A patent/JP2855816B2/ja not_active Expired - Lifetime
-
1991
- 1991-07-24 US US07/735,253 patent/US5166541A/en not_active Expired - Fee Related
- 1991-07-24 CA CA002047771A patent/CA2047771C/en not_active Expired - Fee Related
- 1991-07-25 KR KR1019910012266A patent/KR940011278B1/ko not_active IP Right Cessation
- 1991-07-25 FR FR9109426A patent/FR2665309B1/fr not_active Expired - Fee Related
- 1991-07-25 DE DE4124747A patent/DE4124747A1/de active Granted
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