JP2006529066A - 電子回路 - Google Patents

Abstract

【課題】
【解決手段】電子回路において、少なくとも１つの駆動信号を発生する駆動ユニットと、それぞれが第１及び第２の主端子を有する２つまたはそれ以上のパワー半導体スイッチとを具備し、前記パワー半導体スイッチは前記駆動信号によって同時に切り替え可能であり、前記パワー半導体スイッチの前記第１及び第２の主端子はそれぞれ互いに並列に電子的に接続され、前記パワー半導体スイッチのそれぞれに対する、前記駆動ユニットへの接続のための第１及び第２の電気的に伝導性の接続部と、前記パワー半導体スイッチ間の一様な動的電流分割とが本発明にしたがって達成される。ここで、第１のインダクタンスは前記第１の電気的に伝導性の接続部のそれぞれに設けられるとともに、第２のインダクタンスは第２の電気的に伝導性の接続部のそれぞれに設けられ、パワー半導体スイッチのそれぞれに対して前記第１のインダクタンスは第２のインダクタンスに結合される。
【選択図】 図１

Description

本発明はパワー電子素子の分野に関する。本発明は、それぞれ請求項１及び６のプレアンブルに従う電子回路及びパワー半導体モジュールに関する。

従来のパワー半導体モジュールにおいて、所望の全電流容量を達成するために概して同一の２つまたはそれ以上のパワー半導体スイッチが並列に接続される。この場合、個々のパワー半導体スイッチの電流容量が過剰にならないようにするために、任意の時間にパワー半導体モジュールを流れる全電流が個々のパワー半導体スイッチ間で均一に分配されることが保証される必要がある。この観点においてスイッチング動作が特に重要である。なぜならば、これらの動作のときに、パワー半導体スイッチの出力側から駆動側へのフィードバックでは、動的電流が不均一に分割されるからである。以下に図１を参照してこのことを説明する。図１は、従来の並列接続された３つのパワー半導体スイッチをもつパワー半導体モジュールの回路図である。この回路図は、３つの絶縁ゲートバイポーラトランジスタ（IGBT）T₁、T₂、T₃ の非対称な構成を示している。この場合、各エミッタ端子E₁、E₂、E₃とノードC間の対応する伝導性接続が異なるためにエミッタ側の寄生インダクタンスL_E,1、L_E,2、L_E,3は異なる値をもつ。前記インダクタンスの値が異なるために、スイッチング動作のときにインダクタンスL_E,1、L_E,2、L_E,3の両端には異なる電圧が誘導される。L_E,1＝L_E,3＞L_E,2ならば、図１の破線で示されるように、電流がエミッタ端子E₁またはE₃からエミッタ端子E₂へと流れる動的循環電流となる。この電流の流れは、エミッタ抵抗R_E,1、R_E,2、R_E,3の両端に異なる電圧降下U_R,1、U_R,2、U_R,3を生成し、かつ、IGBT T₁、T₂、T₃で異なるゲート電圧U_G,1、U_G,2、U_G,3を生成する。異なるゲート電圧U_G,1、U_G,2、U_G,3により結果的に発振、循環電流及び上記の非均一な動的電流分割が発生し、これによって、理論上可能な値と比較してスイッチング能力が低下してしまう(“derating”)。

このような非均一の動的電流分割に対処するために種々の方法がある。第一に、誘導性あるいは抵抗性要素の追加（これによってインダクタンスL_E,1、L_E,2、L_E,3の値が異なることが補償される）による出力側の分離に関連する個々の駆動が考慮される。しかしながら、そのような解決策は、空間の増大及び、要素が大きな電流を必要とするときにコストの増大をもたらす。

さらに、それぞれ出力側と駆動側とを直接ハード接続することが考えられる。駆動側は好ましくは分離（デカプリング）抵抗によって分離される。安定状態及び動的対称性が得られるならば、有効かつコスト低減に対する解決策となる。しかしながら、この方法は、特にパワー半導体モジュールの構成が対称であることあるいは駆動及びパワーリードが少なくとも相互に同一かあるいはミラー反転の構成が必須となるので、そのような方法は通常用いることができない。あるいは、パワー半導体モジュールが２つ以上のパワー半導体スイッチをもつならばコストが高くなるが上記の方法を用いることができる。さらに、パワー半導体スイッチが個別のサブモジュールに配置されているかあるいは偶数の完全なパワー半導体モジュールが並列に接続される場合には用いることができない。

さらなる変形例では同様に、出力側のハード直接接続を用いるが別個の駆動ユニットを使用することによって駆動側を分離する。しかしながら、このことは、駆動ユニットのシンクロニシティ（共時性）と親和性に関して厳しい要件を課すことになり、製造コストの増大につながる。

したがって、本発明の目的は、並列に接続された少なくとも２つのパワー半導体スイッチをもつ電子回路を提供することにあり、可能な限り一様な少なくとも２つのパワー半導体スイッチ間での動的電流分割が達成される。

これらの及びさらなる目的は、独立請求項の特徴を持つ導入部分において記述されたタイプの電子回路によって達成される。本発明のさらなる改良点が従属請求項において特定される。

特にパワースイッチとして使用される本発明の電子回路において、少なくとも１つの駆動信号を生成する駆動ユニットが開示される。少なくとも１つの駆動信号を発生する駆動ユニットが開示される。各半導体スイッチは第１及び第２の主端子を有し、前記パワー半導体スイッチは前記駆動信号によって同時に切り替え可能であり、前記パワー半導体スイッチの前記第１及び第２の主端子はそれぞれ互いに並列に電子的に接続される。前記パワー半導体スイッチのそれぞれに対して、前記駆動ユニットへの接続のための第１及び第２の電気的に伝導性の接続部が提供され、第１のインダクタンスは前記第１の電気的に伝導性の接続部のそれぞれに設けられ、第２のインダクタンスは前記第２の伝導性の接続部のそれぞれに設けられる。前記第１のインダクタンスは、前記パワー半導体スイッチのそれぞれに対して前記第２のインダクタンスに結合される。本発明によれば、第１及び第２の電気的に伝導性の接続部の各対に各コモンモードリジェクションインダクタが設けられる。すなわち、パワー半導体スイッチの各々に対して各コモンモードリジェクションインダクタが設けられる。ここでは、コモンモードリジェクションインダクタの第１の巻線は前記第１のインダクタンスを形成し、前記コモンモードリジェクションインダクタの第２の巻線は前記第２のインダクタンスを形成する。

結合されたインダクタンスは、スイッチング動作中のカプリング及びクロストークの問題を低減する。動的循環電流が最小化され、パワー半導体スイッチ間の発振が効果的に抑制される。本発明のパワー半導体スイッチは、複数の分離制御ユニットの同期あるいは出力回路における高価な回路を必要とすることなしに、直接並列接続された出力側の利点と、パワー半導体スイッチの分離駆動の利点とを備え、これによってコストを低減した製造を可能にしている。特に、パワー半導体スイッチのゲート及びエミッタ間のゲート抵抗を均一に分割することによって、直流のふるまいに対して、出力側の均衡が最適化される。コモンモードリジェクションインダクタは一対の第１及び第２の電気的に伝導性の接続部の対をパワー回路から分離する。当該パワー回路は、パワー半導体スイッチのカソード端子とコモンノード間のパワー半導体スイッチを貫通する。前記分離はさらに、パワー回路内の対応するパス間での一様な電流分割を確実にする。

本発明のこれらの及びさらなる目的、利点及び特徴は、図面を参照した本発明の好ましい実施形態の詳細な説明から明らかになる。

図２は、３つのＩＧＢＴＴ_iをもつ本発明に従った電子回路を示している。ここで、ｉは集合｛１，２，３｝の要素である。３つのＩＧＢＴはパワー半導体スイッチとして並列に接続されている。後者はコモンドライブユニット２０によって同時に切り替えられる。このため、コモンドライブユニット２０によって生成された駆動信号は、駆動リードの各対を介してＩＧＢＴＴ_iのそれぞれに供給される。しかしながら、同時に切り替え可能なパワー半導体スイッチＴ_iは、ユニポーラ絶縁ゲートフィールド効果トランジスタ（ＭＯＳ−ＦＥＴ）であってもよい。図２によれば、駆動リードの各対は、ノードＡ_iと補助エミッタ端子Ｈ_i間に設けられた第１の駆動リードと、ノードＢ_iとゲート端子Ｇ_i間に設けられた第２の駆動リードを具備する。本発明によれば、各コモンモードリジェクションインダクタＤ_iは、第１及び第２の電気的に伝導性の接続部（駆動リードの対）の各対に設けられている。すなわち、各コモンモードリジェクションインダクタＤ_iは、パワー半導体スイッチＴ_iの各々に対して設けられる。図２によれば、コモンモードリジェクションインダクタＤ_iの第１の巻線は第１のインダクタンスＬ_D1,iを形成し、コモンモードリジェクションインダクタＤ_iの第2の巻線は第2のインダクタンスL_D2,iを形成する。コモンモードリジェクションインダクタＤiすなわち、第１及び第２の電気的に伝導性の接続部の対は、ＩＧＢＴＴ_iを介してカソード端子Ｋ_iとコモンノードＣ間を走るパワー回路から駆動リードの対を分離する。当該分離は、パワー回路におけるパスＫ₁−Ｃ，Ｋ₂−Ｃ，Ｋ₃−Ｃ間に均一な動的電流分割を保証する。

この場合、Ｒ_G,i及びＲ_E,iに対してＩＧＢＴの公称ゲート抵抗Ｒ_G,nomの半分の値が選択される。すなわち、Ｒ_G,i＝Ｒ_E,i＝１／２Ｒ_G,nom
この場合、コモンモードリジェクションインダクタＤ_iの直列インダクタンスＬ^(G) _D,iは好ましくはできるだけ小さくなるように選択され、好ましくは２００ｎＨ以下かあるいは２００ｎＨに等しい。この場合、コモンモードリジェクションインダクタＤ_iの直列インダクタンスは、コモンモードリジェクションインダクタＤ_iの両方の巻線が直列に接続されている場合に測定されるインダクタである。図３ａは、コモンモードリジェクションインダクタＤ_iの直列インダクタンスを測定するための回路図を示している。

この場合、コモンモードリジェクションインダクタＤ_iのコモンモードインダクタンスＬ^(G) _D,iは好ましくは少なくとも以下のように選択される。２つのエミッタインダクタンス間の相違Ｌ_E,i−Ｌ_E,j の最大値ΔＬ_E（ｉとｊは集合｛１，２，３｝の要素であり、互いに異なる）と、補助エミッタ端末Ｈ_i及びＨ_j間に存在する２つのゲートエミッタ電圧Ｕ_GE,i及びＵ_GE,j間の所定の最大許容相違ΔＵ_GEと、２つのＩＧＢＴＴi及びＴ_jのゲート端末Ｇ_i及びＧ_j（ｉとｊは集合｛１，２，３｝の要素であり、互いに異なる）に基づいて、最小のコモンモードインダクタンスＬ^(G) _Dを計算することが可能である。ＩＧＢＴｓ Ｔ_iは、コレクタ電流がゲートエミッタ電圧Ｕ_GE,iによって設定される電圧制御によるコンポーネントなので、ＩＧＢＴ Ｔ_iの伝達特性から所望領域の最大可能なコレクタ電流相違によって、最大可能コレクタ電圧相違ΔＵ_GEを読み出す必要がある。

ゲート電荷ΔＱ_GEの可能な相違は、ΔＱ_GE＝ΔＵ_GE・Ｃ_GEにもとづいて、最大許容電圧相違ΔＵ_GEにゲートエミッタ容量Ｃ_GEを乗算することにより生成される。ここでは、ゲートエミッタ容量Ｃ_GE,iは３つすべてのＩＧＢＴｓ Ｔ_iに対して同じ値Ｃ_GEを有することをことを仮定している。

次に、ゲート電流Ｉ_i及びＩ_j間の最大許容相違ΔＩ_G（ｉとｊは集合｛１，２，３｝の要素であり、互いに異なる）は、ゲート電荷ΔＱ_GEにおける最大許容相違を、電圧が種々のエミッタインダクタンスの両端に蓄積される関連時間ｔ_Rによって割り算することによって計算される。すなわち、ΔＩ_G＝（ΔＱ_GE／ｔ_R）
エミッタインダクタンスの相違にわたる電圧時間積分が許容ゲート電流相違によって分割されるならば、最小コモンモードインダクタンスＬ^(G) _D について次の関係が得られる。

エミッタインダクタンスＬ_E,i−Ｌ_E,jの相違の最大値ΔＬ_Eにわたる電圧時間積分は、ΔＬ_Eを最大電流、ＩＧＢＴｓの短絡電流Ｉ_SCによって乗算することによって計算される。

Ｕ・Δｔ＝ΔＬ_E・Ｉ_SC
したがって、次の関係が得られる。

この場合、コモンモードリジェクションインダクタＤ_iのコモンモードインダクタンスは、コモンモードリジェクションインダクタＤ_iの両方の巻線が並列に接続されている場合に測定されるインダクタである。図３ｂは、コモンモードリジェクションインダクタＤ_iのコモンモードインダクタンスを測定するための回路図を示している。

図４は、本発明による電子回路の好ましい構成を示している。この場合、駆動ユニット２０とパワー回路間のピーク値Ｕ＾_Dを最小にするために、ノードＡ_２と、コモンモードリジェクションインダクタＤ₂間に補助エミッタ端子Ｈ₂に並列に抵抗Ｒ_Dが設けられる。抵抗Ｒ_Dは２，３オームから２，３０オームの値が選択される。

本発明によるパワー半導体モジュールは、それ自身既知のタイプのモジュールハウジングと、上記したような本発明による電子回路とを具備する。この場合、好ましくは、パワー半導体スイッチと駆動ユニット２０及び／または第１及び第２のインダクタンスとがモジュールハウジング内に収納される。しかしながら、駆動ユニット２０及び／または第１及び第２のインダクタンスはモジュールハウジングの外部に配置し例えばネジ止めあるいはプラグで接続するようにしてもよい。

本発明によるパワー半導体モジュールの好ましい実施形態において、このモジュールは２つまたはそれ以上のサブモジュールを具備し、コントロールユニットによって駆動される少なくともパワー半導体スイッチはすべてが同じサブモジュール内にあるわけではない。この場合において本発明は特に有利に使用することができる。なぜならば、駆動及びパワーリードの相互に同一またはミラー反転の実施形態は、異なるサブモジュール内に配置されたパワー半導体スイッチにおいて実現できないからである。したがって、従来技術に記載された一時的な解決策は採用できない。

図１は、従来技術に従って並列接続された３つのパワー半導体スイッチをもつ電子回路を示す図である。 図２は、本発明に従った電子回路を示す図である。 図３ａは、コモンモードリジェクションインダクタＤ_iの直列インダクタンスを測定するための測定を示す回路図である。 図３ｂは、コモンモードリジェクションインダクタＤ_iのコモンモードインダクタンスを測定するための測定を示す回路図である。 図４は、本発明に従う電子回路の好ましい構成を示す図である。

図面において使用される参照符号およびそれらの意味は、「符号の説明」に要約される。同一の部品には図における同一の符号が付与される。以下に記述される実施形態は本発明の主題を一例によって示すものであり、本発明はそれら実施形態に限定されるものではない。

Claims (6)

1. 少なくとも１つの駆動信号を発生する駆動ユニットと、
   ２つまたはそれ以上のパワー半導体スイッチであって、各半導体スイッチは第１及び第２の主端子を有し、前記パワー半導体スイッチは前記駆動信号によって同時に切り替え可能であり、前記パワー半導体スイッチの前記第１及び第２の主端子はそれぞれ互いに並列に電子的に接続された、２つまたはそれ以上のパワー半導体スイッチと、
   前記パワー半導体スイッチのそれぞれに対する、前記駆動ユニットへの接続のための第１及び第２の電気的に伝導性の接続部と、
   前記第１の電気的に伝導性の接続部のそれぞれにおける第１のインダクタンスと、
   前記第２の電気的に伝導性の接続部のそれぞれにおける第２のインダクタンスであって、前記パワー半導体スイッチのそれぞれに対して前記第１のインダクタンスは前記第２のインダクタンスに結合され、特にパワースイッチとして使用するための電子回路であって、
   前記パワー半導体スイッチのそれぞれに対して各コモンモードリジェクションインダクタが設けられ、前記コモンモードリジェクションインダクタの第１の巻線は前記第１のインダクタンスを形成し、前記コモンモードリジェクションインダクタの第２の巻線は前記第２のインダクタンスを形成し、
   各コモンモードリジェクションインダクタに対して、次の式で表わされる最小コモンモードインダクタンスＬ^(G) _Dよりも大きいコモンモードインダクタンスＬ^(G) _D,i
   が選択され、
   

   

   ΔＬ_Eは、２つのエミッタインダクタンスＬ_E,i及びＬ_E,j間の最大相違Ｌ_E,i−Ｌ_E,j（ｉとｊは集合｛１，２，３｝の要素であり、互いに異なる）であり、
   Ｉ_SCは、パワー半導体スイッチ（Ｔ₁，Ｔ_２，Ｔ₃）の短絡電流であり、
   ΔＩ_Gは、２つのゲート電流Ｉ_i及びＩ_j（ｉとｊは集合｛１，２，３｝の要素であり、互いに異なる）間の最大許容相違Ｉ_i−Ｉ_jである電子回路。
2. 前記同時に切り替え可能なパワー半導体スイッチ（Ｔ₁ ,Ｔ₂ ,Ｔ₃）は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）であることを特徴とする請求項１に記載の電子回路。
3. 前記同時に切り替え可能なパワー半導体スイッチ（Ｔ₁ ,Ｔ₂ ,Ｔ₃）はユニポーラ絶縁ゲートフィールド効果トランジスタ（ＭＯＳ−ＦＥＴ）であることを特徴とする請求項１に記載の電子回路。
4. 前記ＩＧＢＴの各々に対する前記第１の電気的に伝導可能な接続部は、補助エミッタ端子に接触し、制限抵抗が前記第１のインダクタンスの１つと並列配置されている請求項２に記載の電子回路。
5. モジュールハウジングを具備し、前記パワー半導体モジュールは、請求項１から４のいずれか１つに記載の電子回路を具備することを特徴とするパワー半導体モジュール。
6. 前記パワー半導体モジュールは、少なくとも２つのサブモジュールを具備し、前記駆動信号によって同時に切り替え可能な２つまたはそれ以上のパワー半導体スイッチは同一のサブモジュールに設けられていない請求項５記載のパワー半導体モジュール。

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