JPH0477027A - 並列競合制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般的にはデータ転送装置に関し、より具体
的には、データを転送する送信線を共用する複数の装置
が送信のために送信権を獲得する際の競合を制御する競
合制御回路に関する。

（従来の技術） 従来の競合制御方式には、たとえば特開昭５７８７８４
５に記載のように、１つの送信線に接続された複数の処
理装置の間の競合を制御するものがある。それぞれの処
理装置は競合データ送信装置を有し、これらの競合デー
タ送信装置が１つの送信線に共通に接続されている。競
合データ送信装置は、端末装置から出力されるデータに
パケットの優先レベルを示すプライオリティデータ（競
合データ）などの制御データが付加されたパケットをシ
リアルデータとして送信線へ送出するとともに、送信線
を伝送されるパケットを受信すると、そのプライオリテ
ィデータを判別する。

従来の競合制御回路では、共通の送信線に接続されてい
る複数の装置の間の競合を制御するために、競合する可
能性のある複数の装置にそれぞれ固有の識別番号が割り
当てられ、共通の送信線にデータを送信するときは、共
通の競合制御線にこの識別番号を送出して送信権を得る
手続をふむ方式がある。為別信号の送出回路は、複数の
競合制御回路について共通の競合制御線に、たとえばワ
イヤードオアで接続されている。各競合制御回路は、こ
の競合制御線の状態を監視し、自己の送出した識別番号
の極性とその時の競合制御線の極性が一致すれば、送信
権を得たとして共通の送信線に情報、たとえばパケット
を送信する。

（発明が解決しようとする課題） このような従来の方式では、識別番号が競合制Ｗ線にシ
リアルに送出される。したがって、競合制御線に接続さ
れている装置の数が多いシステムでは、当然ながら識別
番号の桁数が多いので、識別番号を送出して競合を判定
するまでの所要面間が長くなり、したがって情報伝送の
開始か遅れる。したがって、厳しい実昨間性を必要とす
るシステムには適していない。

本発明はこのような従来技術の欠点を解消し、競合の判
定に要する時間が短い並列競合制御回路を提供すること
を目的とする。

（課題を解決するための手段） 本発明は上述の課題を解決するために、情報を送信する
送信線に共通に接続された複数の装置に互いに異なる識
別表示が割り当てられ、複数の装置は、それらの装置に
わたって共通に競合制御１線に接続され、複数の装置の
それぞれは、情報を送信線に送信する際、識別表示を競
合制御線に送出し、競合制御線に現われる論理状態が識
別表示の論理状態と一致すれば、送信線に情報を送信す
る競合制御回路において、識別表示は複数のビットを含
み、競合制御線は、複数のビー、トに対応する複数の競
合制御線を含み、競合制御回路は、識別表示の複数のビ
ットを並列に出力する識別表示送出手段と、複数の競合
制御線と識別表示送出手段との間に接続され、識別表示
送出手段からの複数のビットを複数の競合制御線のうち
の対応するものに出力し、複数の競合制御線のそれぞれ
に現われる論理状態を識別表示の複数のビットのうちの
対応するものの論理状態と比較し１両者が一致すれば、
情報の送信を許容する競合制御手段とを有する並列競合
制御回路である。

（作　用） 本発明によれば、複数の装置のそれぞれは、固イ１の識
別表示をイｊし、識別表示のビットに対応する複数の競
合制御線と、送イ６線とに共通に接続されている。各装
置は、情報送出に先立ち、識別表示送出手段か、識別表
示の複数ヒントを並列に競合制御［−段に出力する。競
合ル制御手段は、各ヒントを対応する競合制御線に所定
の論理で出力する。送出した識別表示と競合制御線の論
理状ｙＥ：に矛盾かなければ、情報の送信権を獲ス１）
シたと判定される。送信する装置は、情報の送出中競合
制御線に優先極性を出力し、優先権を維持する。

（実施例） 次に疎付図面を参照して本発明による競合制御回路の実
施例を詳細に説明する。本発明の実施例では、１つの送
信線に共通に接続された複数の装置の間の競合を制御す
るために、競合する可能性のある複数の装置にそれぞれ
固有の識別番じか割り当てられ、共通の送信線へのデー
タの送信に先立って、共通の競合制御線にこの識別番号
を並列に送出して送信権を得る。この識別番号は並列に
送出されるので、競合の有無が瞬時に決定される。

本発明のより良き理解のために、従来の競合制御方式の
例を説明する。第３図は、特開昭５７−８７Ｂ５４など
に示される従来の競合制御回路を示し、第４図はそのタ
イムチャートである。競合装置３１は、他の同様な競合
装置（図示せず）と共通にデータの送信線４１．および
競合装置３１の間の競合を制御するための競合制御線４
２に接続されている。各競合装置はそれぞれに固有の識
別番号を有し、この例では装置３１は識別番号ｒｌｌＯ
Ｊを有する。すべての競合装置は、タイムチャートに示
すクロックＭが供給され、これに同期して動作し、識別
番号送出タイミングパルスＮに同期して識別番号を送出
する。競合制御線４２の識別番号出力にはバッファ３２
が接続され、その出力は各競合装置についてワイヤード
オアで競合制御線４２に接続されている。複数の競合装
置の出力する識χ１ノ番号は、この従来例では負の論理
則、すなわちＯ＋０＝０゜１＋Ｏ＝Ｏ，Ｉ＋１＝１に従
って複数の競合装置の間で論理和がとられる。

時刻ｔ１に競合回路３１の情報送信制御回路３３がデー
タの送信要求Ｏを識別番号送出回路３５に出力すると、
後者の回路３５は、クロックＭに同期してこれに続く時
刻ｔ２〜ｔ４に識別番号ｒｌｌＯＪをバッファ３７より
競合制御線４２にシリアルに送出する。

また判定回路３６は、送信要求０を受けると、識別番号
送出回路３５の出力を受け、これとともに競合制御！１
ｊｉ４２の信号がバッファ３９より入力される。判定回
路３８は、両者を比較し、一致すればＡＣＫ信号Ｒを情
報送信制御回路３３に出力する。しかし不一致のときは
、バッファ３７の出力を禁止する。

第４図に示す例では、識別番号送出回路３５の出力する
識別番号が競合制御線４２の信号の極性と時刻ｔ２で一
致した。しかしこの例では、時刻ｔ３で他の競合装置が
その識別番号を送出したことにより不一致が検出されて
いる。そのため、時刻ｔ４ではバッファ３７の出力の消
勢により識別番号の送出を停止した。その後、競合装置
３１は、識別番号ｒｌｌＯＪの全桁の送信を再開し、こ
の例では時刻ｔ５で全桁の一致を確認した。そこで、判
定回路３６は情報送信制御回路３３にＡＣＫ信号Ｒを送
り、これに応動して制御回路３３は、第４図にＳで示す
タイミングで送信線４１に情報を出力する。このように
従来の競合制御方式では、競合装置３１の識別番号が競
合制御線４２にシリアルに送出される。

第１図は本発明による並列競合制御回路の実施例の回路
図であり、第２図はそのタイムチャートである。本実施
例は、データを転送するための共通の送信線を互いに共
用するように共通の送信線に接続された複数の装置を含
むデータ転送システム、たとえばパケット交換機や情報
伝送装置に有利に適用される。本実施例の並列競合制御
回路ｌは、これらの複数の装置に対応して複数個、設け
られ、第１図では、図の複雑化を避けるため、それらの
うちの１回路のみが示されている。他の並列競合制御回
路もこれと同様の構成でよい。

これら複数の並列競合制御回路ｌは、それらの間のデー
タ転送要求の競合を制御するための共通の競合制御＆１
１Ｏ１１１および１２に接続されている。

３本の競合側！ｌ線１０．１１および１２に共通に接続
されている複数の並列競合制御回路１のそれぞれには、
固有の識別番号が割り当てられている。識別番号は、本
実施例では３ビットであり、それに対応して３本の競合
制御［１０，１１および１２が設けられ、競合制御線１
Ｏ１１１および１２は回路ｌの識別番号の各ビットに対
にしている。以下、図示されている競合制御回路ｌは識
別番号ｒ１０１Ｊを有するものとして説明を進める。

並列競合制御回路ｌは情報送出制御回路１６および識別
番号送出回路１７を有する。識別番号送出回路１７は、
上述した識別番号がその人力２５がら設定され、それに
応じたデータをその出力Ｃ，ＤおよびＥに並列に出力す
る回路である。これらの出力Ｃ，ＤおよびＥは、図示の
ように論理回路要素１３〜２３からなる競合判定回路２
４を介して競合制Ｗ線１０、１１および１２に接続され
ている。これらの論理回路要素のうちＮＡＮＤゲート１
３．１４および１５は、それぞれ識別番号送出回路１７
の出力Ｃ，ＤおよびＥが入力され、本実施例ではオープ
ンコレクタ出力を有する論理回路である。ＮＡＮＤゲー
ト１３．１４および１５には、競合制御線１０．１１お
よび１２が各競合制御回路ｌについてワイヤードオアを
とって接続されている。

識別番号送出回路１７の出力する識別番号の各桁は、Ｎ
ＡＮＤゲート１３．１４および１５をそれらが付勢され
ているときに通過してそれぞれ競合制御線１Ｏ１１１お
よび１２へ出力される。この識別番号は、複数の競合制
御回路ｌについてそれらのＷＡＮＤゲート１３．１４お
よび１５の論理状態と識別番号の各桁ごとにワイヤード
オアがとられる。このワイヤードオアは、本実施例〒は
負論理の論理和側、すなわち０＋０±０．１＋０＝０．
１．１＝１　番こ従う。

競合判定回路２４はブリップフロップ（ＦＦ）　２３を
有し、これは、ＸＯＲゲート１８〜２０ならびにＡＮＤ
ゲート２１および２２で検出される識別番号出力Ｃ１Ｄ
およびＥと競合制御線１Ｏ１１１および１２の状態との
一致によってセ−／　）され、その出力ＰにＡＣＫ信号
を生成する２状態回路である。

複数の並列競合制御回路ｌのそれぞれの回路要素には、
タイムチャートに示すクロックＡが供給され、各回路ｌ
はクロックＡに同期して動作する。情報送出制御回路１
６は、フリップフロップ２３の出力状態に応動して識別
番号送出回路１７による識別番号の送出を制御し、また
共通の送信線（図示せず）へのデータＪの送出を制御す
る制ｖ４機能を有する。

情報送出制御回路１６は、データＪの送出に先立ち、た
とえば時刻ｔ１に送出要求Ｂを識別番号送出回路１７に
出力する。識別番号回路１７は、これに続く時刻ｔ２で
その識別番号ｒｌｏＩＪを出力Ｃ，ＤおよびＥに並列に
出力する。３状態ゲート１３、Ｉ４および１５はこれを
反転し、それぞれの出力Ｆ、ＧおよびＨより競合制御ｆ
ｉｌＯ１１１および】２に出力する。

他の競合制御回路１でもデータ送信を行なおうとする回
路があれば、その回路ｌは、競合制御縁１０．１１およ
び１２にクロックＡに同期して自己の識別番号を出力す
る。そこでこの例では、時刻ｔ２において競合制御線１
０．１１および１２の接続線Ｆ、ＧおよびＨの極性が前
述の論理則に従って図示のように、たとえばｒｏｏｔ　
Ｊとなったとする。

ＸＯＲゲート１８、ＩＳおよび２０のそれぞれの２つの
入力には、識別番号送出回路１７の出力Ｃ，ＤおよびＥ
と、競合制御線１０．１１および１２のそれぞれの接続
線Ｆ、ＧおよびＨとが図示のように入力される。　ＸＯ
Ｒゲート１８は、識別番号の第１桁Ｃと競合制御線１０
の接続線Ｆとを比較し、両者の論理状態が一致すれば「
０」を、不一致ではｒｌＪをその出力２７に出力する。

不一致の生じたことは、自己の送出した識別番号の第１
桁に関して他の並列競合制御回路１が競合する識別番号
の第１桁のビットを出力しなかった可能性があることを
意味する。　ＸＯＲゲート１８の出力２？は、次段、す
なわち識別番号の第２桁のゲート１４および２１に接続
されている。不一致であれば、ＨＡＮＤゲーＨ４の一方
の入力２７が付勢されるので、このゲート１４は、識別
番号送出回路１７からの識別番号の第２桁りの出力Ｇへ
の出力を許容し、またＡＮＤゲート２１もＸＯＲゲート
１８からの入力をその出力へ転送する。一致した場合は
、ＮＡＮＤゲート１４およびＡＮＤゲート２１はその出
力を禁止する。

識別番号送出回路１７の第２桁りについても同様である
。　ＸＯＲゲート１９の出力はＡＮＤゲート２１を通し
て識別番号の第３桁ＥのＮＡＮＤゲート１５およびＡＮ
Ｄゲート２２の入力２８に接続されている。したがって
、第３桁ＥのＮＡＮＤゲート１５およびＡＮＤゲート２
２は、識別番号の第１桁Ｃおよび第２桁りか競合線ｌＯ
および１１の論理状態とそれぞれ一致しないときのみ、
それらの出力を許容される。識別番号の第３桁ＥのＡＮ
Ｄゲート２２の出力２９はフリップフロップ２３のセッ
ト入力に接続され、フリップフロップ２３は、識別番号
の３桁のビットの論理状態が、識別番号送出回路１７の
出力Ｃ，ＤおよびＥと競合制御線１Ｏ１１１および１２
との間でそれぞれ一致しないときのみ、その有意状態に
セットされる。

第２図に示す例では、時刻ｔ２において識別番号送出回
路１７の出力Ｃ，ＤおよびＥの論理状態がｒｌｏｌ」で
あり、競合制御線１０．１１および１２から得られる論
理状態Ｆ、ＧおよびＨがｒｏｏｌ　Ｊである。この例で
は、第２桁が一致するので、この並列競合制御回路１か
らの識別番号の出力は他のいずれかの並列競合制御回路
ｌと競合したことを意味する。したがって、フリップフ
ロップ２３はセットされず、ＡＣＫ信号Ｐをその出力に
出力しない。

情報送出制御回路１６はフリップフロップ２３からＡＣ
Ｋ信号を与えられないので、識別番号送出回路１７に送
出要求Ｂを出し続ける。この例では、時刻ｔ３でも出力
Ｆ、ＧおよびＨがｒｏｏｆ　Ｊであるので、情報送出制
御１回路１６はフリップフロップ２３からＡＣＫ信号を
与えられない。

時刻ｔ４で出力Ｆ、ＧおよびＨがｒｌｏｌＪとなり、識
別番号の全桁について論理状態の不一致が生ずる。競合
制御線１Ｏ１１１および１２に共通に接続されているす
べての並列競合制御回路ｌにはぞれぞれユニークに識別
番号か割り当てられている。

したかって、自己の競合制御回路ｌの送出した識別番号
の論理状態か３ビツトとも同時に一致しないことは、そ
の時、競合制御線１Ｏ１１１および１２に現われた識別
番号か自己の送出した識別番号と一致すること、すなわ
ち自己よりプライオリティの高い他の複数の競合制御回
路ｌか競合してアクセスを試みていないことを意味する
。フリアブフロップ２３は、ＡＮＤケート２２の出力２
９の有意状態ｒｌＪによってセットされ、ＡＣＫ信号を
情報送出制御回路１６に出力する。

情報送出制御回路１６は、Ａｆｌｌ：に信号に応動して
時刻ｔ５で制御信号工を識別番号送出回路１７に送ると
ともに、期間ｔ６〜ｔ７で情報Ｊを出力する。この情報
Ｊは、共通の送信線（図示せず）へ送出される。識別番
号送出回路１７は、制御信号Ｉに応動してこの期間ｔ６
〜ｔ７、識別番号出力Ｃ，ＤおよびＥの論理状態をｒｌ
ｌｌ」にする。これに応動してＮＡＮＤゲート１３．１
４および１５は、それぞれ競合制御線１０．１１および
１２をその優先極性ｒｏｏＯＪにする。ＮＡＮＤケーｉ
・の出力Ｆ、ＧおよびＨはそれぞれの競合制御線１０．
１１および１２によって各並列競合制御ＬＱｌ路１につ
いてワイヤードオアがとられている。また、識別番号ｒ
０００　Ｊを有する並列競合制御回路ｌは存在しない。

したがってこの「全０」によって、他の回路１が識別番
号の一致を検出することができなくなる。したがって、
送信権を得た並列競合制御回路１がデータＪを送信中に
他の回路ｌに送信権を奪われることはない。

以上の例は、識別番号か３ビツトの場合であったが、こ
れは説明のための例であって１本発明が識別番号の特定
のビット数に限定されることはない。

（発明の効果） 本発明によれば、複数の装置が共通に接続されている送
信線にデータを送信する際、競合制御線に識別番号を並
列に送出して他の装置との間の競合の有無を判定するの
する。したがって、競合判定時間が短く、情報伝送を開
始するまでの待ち時間が短い効果が期待される。本発明
はとくに、実時間性を要する装置、とりわけパケット交
換機やデータ伝送装置などのデータ転送装置に適してい
る。

【図面の簡単な説明】

第１図は本発明による並列競合制御回路の実施例を示す
機能回路ブロック図、 第２図は、第１図に示す実施例の動作を例示するタイム
チャート 第３図は競合制御回路の従来例を示す、第１図と同様の
機能回路プａ７り図、 第４図は、第３図に示す従来例のタイムチャートである
。 １　、　、　。 ｌＯ〜１２゜ ＋１３．、。 １７、、。 ２４、、。 主要部分の符号の説明 並列競合制御回路 競合制御線 情報送出制御回路 識別番号送出回路 競合判定回路 韮り１双４制＃回読の賞虎例 第 ！ 回 訳床例の！春剰撰回路 第、３　凹 大流例 の タ イ ムチャ 第 凹 ２１４１士）−コイ’Ｆｌ　　＋７） フ イ ム ア ヤ 第

Claims (1)

1. 【特許請求の範囲】 １、情報を送信する送信線に共通に接続された複数の装
   置に互いに異なる識別表示が割り当てられ、該複数の装
   置は、該複数の装置にわたって共通に競合制御線に接続
   され、該複数の装置のそれぞれは、情報を前記送信線に
   送信する際、前記識別表示を前記競合制御線に送出し、
   該競合制御線に現われる論理状態が該識別表示の論理状
   態と一致すれば、前記送信線に情報を送信する競合制御
   回路において、 前記識別表示は複数のビットを含み、 前記競合制御線は、該複数のビットに対応する複数の競
   合制御線を含み、 該競合制御回路は、 前記識別表示の複数のビットを並列に出力する識別表示
   送出手段と、 前記複数の競合制御線と前記識別表示送出手段との間に
   接続され、該識別表示送出手段からの複数のビットを前
   記複数の競合制御線のうちの対応するものに出力し、該
   複数の競合制御線のそれぞれに現われる論理状態を該識
   別表示の複数のビットのうちの対応するものの論理状態
   と比較し、両者が一致すれば、情報の送信を許容する競
   合制御手段とを有することを特徴とする並列競合制御回
   路。 ２、請求項１に記載の回路において、前記競合制御手段
   は、情報の送信を許容したのち少なくとも情報を送出す
   る期間は、前記複数の競合制御線に優先極性を出力する
   ことを特徴とする並列競合制御回路。