JP2804611B2 - 並列競合制御回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般的にはデータ転送装置に関し、より具
体的には、データを転送する送信線を共用する複数の装
置が送信のために送信権を獲得する際の競合を制御する
競合制御回路に関する。

（従来の技術） 従来の競合制御方式には、たとえば特開昭57−87645
に記載のように、１つの送信線に接続された複数の処理
装置の間の競合を制御するものがある。それぞれの処理
装置は競合データ送信装置を有し、これらの競合データ
送信装置が１つの送信線に共通に接続されている。競合
データ送信装置は、端末装置から出力されるデータにパ
ケットの優先レベルを示すプライオリティデータ（競合
データ）などの制御データが付加されたパケットをシリ
アルデータとして送信線へ送出するとともに、送信線を
伝送されるパケットを受信すると、そのプライオリティ
データを判別する。

従来の競合制御回路では、共通の送信線に接続されて
いる複数の装置の間の競合を制御するために、競合する
可能性のある複数の装置にそれぞれ固有の識別番号が割
り当てられ、共通の送信線にデータを送信するときは、
共通の競合制御線にこの識別番号を送出して送信権を得
る手続をふむ方式がある。識別信号の送出回路は、複数
の競合制御回路について共通の競合制御線に、たとえば
ワイヤードオアで接続されている。各競合制御回路は、
この競合制御線の状態を監視し、自己の送出した識別番
号の極性とその時の競合制御線の極性が一致すれば、送
信権を得たとして共通の送信線に情報、たとえばパケッ
トを送信する。

（発明が解決しようとする課題） このような従来の方式では、識別番号が競合制御線に
シリアルに送出される。したがって、競合制御線に接続
されている装置の数が多いシステムでは、当然ながら識
別番号の桁数が多いので、識別番号を送出して競合を判
定するまでの所要時間が長くなり、したがって情報伝送
の開始が遅れる。したがつて、厳しい実時間性を必要と
するシステムには適していない。

本発明はこのような従来技術の欠点を解消し、競合の
判定に要する時間が短い並列競合制御回路を提供するこ
とを目的とする。

（課題を解決するための手段） 本発明は上述の課題を解決するために、情報を送信す
る送信線に共通に接続された複数の装置に互いに異なる
識別表示が割り当てられ、複数の装置は、それらの装置
にわたって共通に競合制御線に接続され、複数の装置の
それぞれは、情報を送信線に送信する際、識別表示を競
合制御線に送出し、競合制御線に現われる論理状態が識
別表示の論理状態と一致すれば、送信線に情報を送信す
る競合制御回路において、識別表示は複数のビットを含
み、競合制御線は、複数のビットに対応する複数の競合
制御線を含み、競合制御回路は、識別表示の複数のビッ
トを並列に出力する識別表示送出手段と、複数の競合制
御線と識別表示送出手段との間に接続され、識別表示送
出手段からの複数のビットを複数の競合制御線のうちの
対応するものに出力し、複数の競合制御線のそれぞれに
現われる論理状態を識別表示の複数のビットのうちの対
応するものの論理状態と比較し、両者が一致すれば、情
報の送信を許容する競合制御手段とを有する並列競合制
御回路である。

（作 用） 本発明によれば、複数の装置のそれぞれは、固有の識
別表示を示し、識別表示のドットに対応する複数の競合
制御線と、送信線とに共通に接続されている。各装置
は、情報送出に先立ち、識別表示送出手段が、識別表示
の複数ビットを並列に競合制御手段に出力する。競合制
御手段は、各ビットを対応する競合制御線に所定の論理
で出力する。送出した識別表示と競合制御線の論理状態
に矛盾がなければ、情報の送信権を獲得したと判定され
る。送信する装置は、情報の送出中、競合制御線に優先
極性を出力し、優先権を維持する。

（実施例） 次に添付図面を参照して本発明による競合制御回路の
実施例を詳細に説明する。本発明の実施例では、１つの
送信線に共通に接続された複数の装置の間の競合を制御
するために、競合する可能性のある複数の装置にそれぞ
れ固有の識別番号が割り当てられ、共通の送信線へのデ
ータの送信に先立って、共通の競合制御線にこの識別番
号を並列に送出して送信権を得る。この識別番号は並列
に送出されるので、競合の有無が瞬時に決定される。

本発明のより良き理解のために、従来の競合制御方式
の例を説明する。第３図は、特開昭57−87654などに示
される従来の競合制御回路を示し、第４図はそのタイム
チャートである。競合装置31は、他の同様な競合装置
（図示せず）と共通にデータの送信線41、および競合装
置31の間の競合を制御するための競合制御線42に接続さ
れている。各競合装置はそれぞれに固有の識別番号を有
し、この例では装置31は識別番号「110」を有する。す
べての競合装置は、タイムチャートに示すクロックＭが
供給され、これに同期して動作し、識別番号送出タイミ
ングパルスＮに同期して識別番号を送出する。競合制御
線42の識別番号出力にはバッファ37が接続され、その出
力は各競合装置についてワイヤードオアで競合制御線42
に接続されている。複数の競合装置の出力する識別番号
は、この従来例では負の論理則、すなわち０＋０＝0,1
＋０＝0,1＋１＝１に従って複数の競合装置の間で論理
和がとられる。

時刻t1に競合回路31の情報送信制御回路33がデータの
送信要求Ｏを識別番号送出回路35に出力すると、後者の
回路35は、クロックＭに同期してこれに続く時刻t2〜t4
に識別番号「110」をバッファ37より競合制御線42にシ
リアルに送出する。また判定回路36は、送信要求Ｏを受
けると、識別番号送出回路35の出力を受け、これととも
に競合制御線42の信号がバッファ39より入力される。判
定回路36は、両者を比較し、一致すればACK信号Ｒを情
報送信制御回路33に出力する。しかし不一致のときは、
バッファ37の出力を禁止する。

第４図に示す例では、識別番号送出回路35の出力する
識別番号が競合制御線42の信号の極性と時刻t2で一致し
た。しかしこの例では、時刻t3で他の競合装置がその識
別番号を送出したことにより不一致が検出されている。
そのため、時刻t4ではバッファ37の出力の消勢により識
別番号の送出を停止した。その後、競合装置31は、識別
番号「110」の全桁の送信を再開し、この例では時刻t5
で全桁の一致を確認した。そこで、判定回路36は情報送
信制御回路33にACK信号Ｒを送り、これに応動して制御
回路33は、第４図にＳで示すタイミングで送信線41に情
報を出力する。このように従来の競合制御方式では、競
合装置31の識別番号が競合制御線42にシリアルに送出さ
れる。

第１図は本発明による並列競合制御回路の実施例の回
路図であり、第２図はそのタイムチャートである。本実
施例は、データを転送するための共通の送信線を互いに
共用するように共通の送信線に接続された複数の装置を
含むデータ転送システム、たとえばパケット交換機や情
報伝送装置に有利に適用される。本実施例の並列競合制
御回路１は、これらの複数の装置に対応して複数個、設
けられ、第１図では、図の複雑化を避けるため、それら
のうちの１回路のみが示されている。他の並列競合制御
回路もこれと同様の構成でよい。

これら複数の並列競合制御回路１は、それらの間のデ
ータ転送要求の競合を制御するための共通の競合制御線
10、11および12に接続されている。３本の競合制御線1
0、11および12に共通に接続されている複数の並列競合
制御回路１のそれぞれには、固有の識別番号が割り当て
られている。識別番号は、本実施例では３ビットであ
り、それに対応して３本の競合制御線10、11および12が
設けられ、競合制御線10、11および12は回路１の識別番
号の各ビットに対応している。以下、図示されている競
合制御回路１は識別番号「101」を有するものとして説
明を進める。

並列競合制御回路１は情報送出制御回路16および識別
番号送出回路17を有する。識別番号送出回路17は、上述
した識別番号が供給される入力信号で設定され、それに
応じたデータをその出力Ｃ、ＤおよびＥに並列に出力す
る回路である。これらの出力Ｃ、ＤおよびＥは、図示の
ように論理回路要素13〜23からなる競合判定回路24を介
して競合制御線10、11および12に接続されている。これ
らの論理回路要素のうちNANDゲート13、14および15は、
それぞれ識別番号送出回路17の出力Ｃ、ＤおよびＥが入
力され、本実施例ではオープンコレクタ出力を有する論
理回路である。NANDゲート13、14および15には、競合制
御線10、11および12が各競合制御回路１についてワイヤ
ードオアをとって接続されている。

識別番号送出回路17の出力する識別番号の各桁は、NA
NDゲート13、14および15をそれらが付勢されているとき
に通過してそれぞれ競合制御線10、11および12へ出力さ
れる。この識別番号は、複数の競合制御回路１について
それらのNANDゲート13、14および15の論理状態と識別番
号の各桁ごとにワイヤードオアがとられる。このワイヤ
ードオアは、本実施例では負論理の論理和則、すなわち
０＋０＝0,1＋０＝0,1＋１＝１に従う。

競合判定回路24はフリップフロップ（FF）23を有し、
これは、XORゲート18〜20ならびにANDゲート21および22
で検出される識別番号出力Ｃ、ＤおよびＥと競合制御線
10、11および12の状態との一致によってセットされ、そ
の出力ＰにACK信号を生成する２状態回路である。

複数の並列競合制御回路１のそれぞれの回路要素に
は、タイムチャートに示すクロックＡが供給され、各回
路１はクロックＡに同期して動作する。情報送出制御回
路16は、フリップフロップ23の出力状態に応動して識別
番号送出回路17による識別番号の送出を制御し、また共
通の送信線（図示せず）へのデータＪの送出を制御する
制御機能を有する。

情報送出制御回路16は、データＪの送出に先立ち、た
とえば時刻t1に送出要求Ｂを識別番号送出回路17に出力
する。識別番号回路17は、これに続く時刻t2でその識別
番号「101」を出力Ｃ、ＤおよびＥに並列に出力する。
３状態ゲート13、14および15はこれを反転し、それぞれ
の出力Ｆ、ＧおよびＨより競合制御線10、11および12に
出力する。

他の競合制御回路１でもデータ送信を行なおうとする
回路があれば、その回路１は、競合制御線10、11および
12にクロックＡに同期して自己の識別番号を出力する。
そこでこの例では、時刻t2において競合制御線10、11お
よび12の接続線Ｆ、ＧおよびＨの極性が前述の論理則に
従って図示のように、たとえば「001」となったとす
る。

XORゲート18、19および20のそれぞれの２つの入力に
は、識別番号送出回路17の出力Ｃ、ＤおよびＥと、競合
制御線10、11および12のそれぞれの接続線Ｆ、Ｇおよび
Ｈとが図示のように入力される。XORゲート18は、識別
番号の第１桁Ｃと競合制御線10の接続線Ｆとを比較し、
両者の論理状態が一致すれば「０」を、不一致では
「１」をその出力27に出力する。不一致の生じたこと
は、自己の送出した識別番号の第１桁に関して他の並列
競合制御回路１が競合する識別番号の第１桁のビットを
出力しなかった可能性があることを意味する。XORゲー
ト18の出力27は、次段、すなわち識別番号の第２桁のゲ
ート14および21に接続されている。不一致であれば、NA
NDゲート14の一方の入力27が付勢されるので、このゲー
ト14は、識別番号送出回路17からの識別番号の第２桁Ｄ
の出力Ｇへの出力を許容し、またANDゲート21もXORゲー
ト19からの入力をその出力へ転送する。一致した場合
は、NANDゲート14およびANDゲート21はその出力を禁止
する。

識別番号送出回路17の第２桁Ｄについても同様であ
る。XORゲート19の出力はANDゲート21を通して識別番号
の第３桁ＥのNANDゲート15およびANDゲート22の入力28
に接続されている。したがって、第３桁ＥのNANDゲート
15およびANDゲート22は、識別番号の第１桁Ｃおよび第
２桁Ｄが競合線10および11の論理状態とそれぞれ一致し
ないときのみ、それらの出力を許容される。識別番号の
第３桁ＥのANDゲート22の出力29はフリップフロップ23
のセット入力に接続され、フリップフロップ23は、識別
番号の３桁のビットの論理状態が、識別番号送出回路17
の出力Ｃ、ＤおよびＥと競合制御線10、11および12との
間でそれぞれ一致しないときのみ、その有意状態にセッ
トされる。

第２図に示す例では、時刻t2において識別番号送出回
路17の出力Ｃ、ＤおよびＥの論理状態が「101」であ
り、競合制御線10、11および12から得られる論理状態
Ｆ、ＧおよびＨが「001」である。この例では、第２桁
が一致するので、この並列競合制御回路１からの識別番
号の出力は他のいずれかの並列競合制御回路１と競合し
たことを意味する。したがって、フリップフロップ23は
セットされず、ACK信号Ｐをその出力に出力しない。

情報送出制御回路16はフリップフロップ23からACK信
号を与えられないので、識別番号送出回路17に送出要求
Ｂを出し続ける。この例では、時刻t3でも出力Ｆ、Ｇお
よびＨが「001」であるので、情報送出制御回路16はフ
リップフロップ23からACK信号を与えられない。

時刻t4で出力Ｆ、ＧおよびＨが「010」となり、識別
番号の全桁について論理状態の不一致が生ずる。競合制
御線10、11および12に共通に接続されているすべての並
列競合制御回路１にはそれぞれユニークに識別番号が割
り当てられている。したがって、自己の競合制御回路１
の送出した識別番号の論理状態が３ビットとも同時に一
致しないことは、その時、競合制御線10、11および12に
現われた識別番号が自己の送出した識別番号と一致する
こと、すなわち自己よりプライオリティの高い他の複数
の競合制御回路１が競合してアクセスを試みていないこ
とを意味する。フリップフロップ23は、ANDゲート22の
出力29の有意状態「１」によってセットされ、ACK信号
を情報送出制御回路16に出力する。

情報送出制御回路16は、ACK信号に応動して時刻t5で
制御信号Ｉを識別番号送出回路17に送るとともに、期間
t6〜t7で情報Ｊを出力する。この情報Ｊは、共通の送信
線（図示せず）へ送出される。識別番号送出回路17は、
制御信号Ｉに応動してこの期間t6〜t7、識別番号出力
Ｃ、ＤおよびＥの論理状態を「111」にする。これに応
動してNANDゲート13、14および15は、それぞれ競合制御
線10、11および12をその優先極性「000」にする。NAND
ゲートの出力Ｆ、ＧおよびＨはそれぞれの競合制御線1
0、11および12によって各並列競合制御回路１について
ワイヤードオアがとられている。また、識別番号「00
0」を有する並列競合制御回路１は存在しない。したが
ってこの「全０」によって、他の回路１が識別番号の一
致を検出することができなくなる。したがって、送信権
を得た並列競合制御回路１がデータＪを送信中に他の回
路１に送信権を奪われることはない。

以上の例は、識別番号が３ビットの場合であつたが、
これは説明のための例であって、本発明が識別番号の特
定のビット数に限定されることはない。

（発明の効果） 本発明によれば、複数の装置が共通に接続されている
送信線にデータを送信する際、競合制御線に識別番号を
並列に送出して他の装置との間の競合の有無を判定す
る。したがって、競合判定時間が短く、情報伝送を開始
するまでの待ち時間が短い効果が期待される。本発明は
とくに、実時間性を要する装置、とりわけパケット交換
機やデータ伝送装置などのデータ転送装置に適してい
る。

【図面の簡単な説明】

第１図は本発明による並列競合制御回路の実施例を示す
機能回路ブロック図、 第２図は、第１図に示す実施例の動作を例示するタイム
チャート、 第３図は競合制御回路の従来例を示す、第１図と同様の
機能回路ブロック図、 第４図は、第３図に示す従来例のタイムチャートであ
る。 主要部分の符号の説明 １……並列競合制御回路 10〜12……競合制御線 16……情報送出制御回路 17……識別番号送出回路 24……競合判定回路

フロントページの続き (72)発明者 斎藤 久太 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 藤谷 宏 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (56)参考文献 特開 昭50−105342（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】情報を送信する送信線に共通に接続された
   複数の装置に互いに異なる識別表示が割り当てられ、該
   複数の装置は、該該複数の装置にわたって共通に競合制
   御線に接続され、該複数の装置のそれぞれは、情報を前
   記送信線に送信する際、前記識別表示を前記競合制御線
   に送出し、該競合制御線に現われる論理状態が該識別表
   示の論理状態と一致すれば、前記送信線に情報を送信す
   る競合制御回路において、 前記識別表示は複数のビットを含み、 前記競合制御線は、該複数のビットに対応する複数の競
   合制御線を含み、 該競合制御回路は、 前記識別表示の複数のビットを並列に出力するととも
   に、前記情報の送信が許容された後で該競合制御回路を
   最優先にする優先極性を示す優先情報を前記情報の送出
   期間中送出する識別表示送出手段と、 前記複数の競合制御線のそれぞれに現われる論理状態を
   該識別表示の複数のビットのうちの対応するものの論理
   状態と比較し、両者が一致すれば、情報の送信を許容す
   る競合制御手段とを有し、 該競合制御手段は、複数の競合制御線と前記識別表示送
   出手段との間に接続され、該識別表示送出手段から供給
   されるビットと前記複数の競合制御線のうちの対応する
   競合制御線の値とを所定の論理則に応じて処理し、さら
   に該結果を隣接するビットに反映させて該隣接するビッ
   トと競合判定して得られる出力により制御することを特
   徴とする並列競合制御回路。
2. 【請求項２】請求項１に記載の回路において、前記競合
   制御手段は、前記優先情報に応じて前記複数の競合制御
   線の値によらず前記情報の送信が許容される構成にして
   前記複数の競合制御線に優先極性を出力することを特徴
   とする並列競合制御回路。